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6.4??創(chuàng)建設計工程
本節(jié)將重點講述如何在ISE下創(chuàng)建一個新的工程。要完成一個設計，第一步要做的就是新建一個工程。具體創(chuàng)建一個工程有以下幾個步驟。
（1）打開Project?Navigator，啟動ISE集成環(huán)境。
ISE的啟動請參見6.2節(jié)。
（2）選擇“File”/“New?Project”菜單項，啟動新建工程對話框。
會彈出如圖6.9的對話框。
如圖6.9所示，新建工程時需要設置工程名稱和新建工程的路徑，還要設置頂層模塊的類型，具體各個類型解釋如表6.1所示。
圖6.9??新建工程對話框
表6.1 頂層模塊類型說明
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頂層模塊類型 |
類?型?說?明 |
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HDL |
硬件描述語言（Verilog或VHDL），用描述語言將各底層模塊連接起來 |
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Schematic |
原理圖，頂層模塊可以用原理圖將各底層模塊連接起來，比較直觀 |
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EDIF |
工業(yè)標準網(wǎng)表格式 |
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NGC/NGO |
綜合后輸出的文件格式，可以直接被NGDBuild讀取 |
（3）設置工程屬性。
啟動新建工程對話框后，單擊“下一步”按鈕進入工程屬性對話框設置，如圖6.10所示。
圖6.10??設置工程屬性對話框
?
如圖6.10所示，需要設置如表6.2所示內容。
表6.2 新建工程屬性說明
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設?置?選?項 |
設?置?內?容 |
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Device?Family |
設置FPGA是哪一系列的，如Spartan3、Spartan3E、Virtex等 |
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Device |
設置FPGA的具體型號，每個系列的FPGA下都有很多型號，要根據(jù)實際工程中應用的FPGA進行選擇 |
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Package |
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Speed?Grade |
設置速度等級，如-4、-5、-6，數(shù)字越大速度越快 |
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Top-Level?Module?type |
設置頂層模塊的類型 |
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Synthesis?Tool |
設置設計中采用的綜合工具，可以是Xilinx自帶的XST，如果安裝了第三方工具，也可以選擇第三方綜合工具，如Synplify/Synplify?Pro等 |
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Simulator |
設置設計中采用的仿真工具，可以是ISE自帶的ISE?simulator，如果安裝了第三方工具ModelSim，也可以設置為ModelSim |
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Generated?Simulation Language |
如果采用ISE自帶的仿真工具ISE?Simulator，利用HDL?Bencher可以在圖形界面下編輯測試波形，直接生成測試激勵文件，這里是設置生成測試激勵文件的語言類型 |
（4）為工程新建資源。
設置完工程屬性后，單擊“下一步”按鈕，出現(xiàn)為工程新建資源的對話框，如圖6.11所示。
新建工程時可以直接為新建的工程新建資源，單擊“New?Source”按鈕會彈出新建資源的對話框，如圖6.12所示。
這一步在新建工程時并不是必須的，如果在創(chuàng)建新的工程時沒有為工程新建資源，可以在以后設計中再新建。如果工程創(chuàng)建完畢后需要新建資源，可以選擇“Project”/“New?Source”選項，也會彈出如圖6.12所示的新建資源的對話框。
圖6.11??為新建工程新建資源對話框?? 圖6.12??新建資源對話框
?
具體新建資源的類型說明如表6.3所示。
表6.3 新建資源類型說明
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新建資源類型 |
類?型?說?明 |
ISE中對應的處理工具 |
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Embedded?Processor |
需要安裝Xilinx?EDK工具 |
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IP（Corgen&Architecture?Wizard） |
IP核 |
IP核生成器（Core?Generator） |
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Schematic |
原理圖 |
原理圖生成器（ECS） |
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State?Diagram |
狀態(tài)轉移圖 |
狀態(tài)圖編輯器（StateCAD） |
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Test?Bench?Waveform |
測試激勵波形 |
測試激勵生成器HDL?Bencher |
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User?Document |
工程說明文件 |
文本編輯器 |
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Verilog?Module |
Verilog源代碼 |
HDL語言編輯器（HDL?Editor） |
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Verilog?Test?Fixture |
Verilog測試激勵 |
HDL語言編輯器（HDL?Editor） |
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VHDL?Library |
VHDL庫 |
HDL語言編輯器（HDL?Editor） |
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VHDL?Module |
VHDL源代碼 |
HDL語言編輯器（HDL?Editor） |
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VHDL?Package |
VHDL包 |
HDL語言編輯器（HDL?Editor） |
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VHDL?Test?Bench |
VHDL測試激勵 |
HDL語言編輯器（HDL?Editor） |
（5）為工程添加現(xiàn)有資源。
單擊“下一步”按鈕，出現(xiàn)如圖6.13所示對話框。如果工程的源代碼已經(jīng)編輯好，可以單擊“Add?Source”按鈕為新建的工程添加資源，這一步與上一步一樣，都不是必需的。如果工程已經(jīng)創(chuàng)建完畢，可以通過選擇“Project”/“Add?Source”選項為工程添加資源。
（6）單擊“完成”按鈕，創(chuàng)建工程。
單擊“下一步”按鈕，會出現(xiàn)一個對話框，顯示工程的相關信息，如圖6.14所示，如有設置錯誤可單擊“上一步”按鈕進行修改。上述各步驟均設置好后，單擊“完成”按鈕就可以創(chuàng)建工程了。
?? 圖6.13??為新建工程添加資源對話框?? 圖6.14??工程信息對話框
?
按上述步驟就可以完成一個新工程的創(chuàng)建。新工程創(chuàng)建完畢后，就可以通過新建或添加現(xiàn)有文件為工程添加資源，按照ISE的FPGA設計流程進行設計。
工程創(chuàng)建完畢后，如果需要修改工程的屬性可以右鍵單擊圖標。選擇“Properties”選項，如圖6.15所示，可以對工程的屬性進行修改。
如果想更改工程的名稱，同樣右鍵單擊圖標，選擇“Properties”選項，彈出如圖6.16所示對話框，可以更改工程的名稱。
?????????????圖6.15??更改工程屬性??????? 圖6.16??更改工程名稱
