芯耀
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2019 年 VLSI 研討會在日本結(jié)束后，臺積電舉行了小型新聞發(fā)布會，并在 SEMICON West 期間發(fā)表了有關封裝的演講，本文將對上述事件中臺積電提到的技術(shù)進行總結(jié)。
7nm 節(jié)點（N7）
臺積電認為他們的 7nm 節(jié)點（N7）是目前最先進的邏輯技術(shù)。在最近的 VLSI 研討會上，臺積電撰寫了一篇有關于他們 7nm 節(jié)點的論文，除了少數(shù)主要客戶外，大多數(shù)客戶直接從 16nm 節(jié)點跳到 7nm 節(jié)點，而 10nm 節(jié)點被認為是一個短暫的節(jié)點，主要是為了測試良率。從 16nm 到 7nm，7nm 節(jié)點提供了 3.3 倍的晶體管密度，以及大約 35-40%的速度提升和 65%的功耗降低。
7nm 工藝的一個關鍵亮點是缺陷密度。臺積電表示，從其 10nm 節(jié)點吸取教訓，7nm 節(jié)點的缺陷密度曲線下降趨勢是有史以來最快的（見下圖）。隨著公司進軍高性能計算（HPC）領域，他們分別開始為移動客戶和 HPC 客戶報告晶圓尺寸為 250 平方毫米及以上的缺陷密度。
過去半年，臺積電對 7nm 節(jié)點的需求環(huán)比下降約 1%。收入絕大部分仍來自于他們非常成熟的 16nm 節(jié)點。不過，雖然臺積電第二季度晶圓出貨量符合預期的增長，但是與長期趨勢相比，這實際上是三年來第二季度的最低銷量。盡管如此，他們相信 7nm 將在全年實現(xiàn) 25%的收入。
按收入份額劃分的技術(shù)節(jié)點
臺積電晶圓出貨量
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7nm 2 代（N7P）
臺積電已經(jīng)開始推出 7nm 制程的優(yōu)化版本，稱為 7nm 性能增強版（N7P），它還有諸如“第二代 7nm”等別稱。這個制程不能與 N7+混為一談，N7P 是一個基于 DUV 的優(yōu)化流程，它與 N7 使用相同的設計規(guī)則，并且 IP 完全兼容。N7P 引入了 FEOL 和 MOL 優(yōu)化，可以在等功率下提高 7％的性能，或者在等速時降低 10％的功耗。
7nm+工藝（N7+）
N7+是臺積電第一個在幾個關鍵層采用 EUV 的工藝技術(shù)，其在第二季度進入量產(chǎn)階段，產(chǎn)量與 N7 相似。同 N7 工藝相比，N7+的密度提高了 1.2 倍左右。據(jù)稱，N7+在等功率時性能提高 10%，在等性能下可降低 15％的功耗。從表面上看，N7+似乎比 N7P 稍好一些。不過，這些改進只能通過新的物理重新實現(xiàn)和新的 EUV 掩模來獲得。
6nm 工藝（N6）
N6 是與 N7 相當?shù)?EUV，計劃使用比 N7+更多的 EUV 層。它既是設計規(guī)則，也是與 N7 兼容的 IP，是大多數(shù)客戶的主要遷移路徑。N7 的設計可以在 N6 上再次利用 EUV 掩模和保真度改進，或者重新實施，以利用聚超擴散邊緣(PODE)和連續(xù)擴散(CNOD)標準單元基臺規(guī)則，臺積電表示 N6 可提供額外的 18％密度改進。值得強調(diào)的是，N6 實際上將在明年初進入風險生產(chǎn)階段，并在 2020 年年底前達到峰值。這意味著它將在 N5 之后崛起。因此，臺積電表示，N6 建立在 N7+和 N5 EUV 經(jīng)驗的基礎上。
5nm 工藝（N5）
N5 是 N7 之后的下一個“全節(jié)點”。N5 在今年第一季度進入了風險生產(chǎn)階段，他們預計該替代過程將在 2020 年上半年逐步擴大。臺積電曾表示，一些減產(chǎn)工作已在進行中。N5 在“多層”上廣泛使用 EUV，已顯示出非常高的產(chǎn)量，并表示就 D0 而言，它們與 N7 工藝的發(fā)展軌跡相似。N5 計劃作為一個長期存在的節(jié)點，預計在收入方面的增長速度將超過 N7。
與 N7 相比，N5 可提供 1.8 倍的邏輯密度。在性能方面，N5 在等功率時的性能將提高 15%，在等性能下可提供高達 30％的低功耗。與 N7 一樣，N5 也有兩種風格——移動用戶和 HPC。與 N7 相比，HPC 性能將提供高達 25%改進的額外選項。
據(jù)我們估計，明年初，臺積電將比英特爾和三星領先一個“完整節(jié)點”。
5 納米增強版（N5P）
與 7 納米工藝一樣，臺積電提供的 N5 工藝優(yōu)化版本，稱為 N5 性能增強版（N5P）。此過程使用相同的設計規(guī)則，并且與 N5 完全 IP 兼容。通過 FEOL 和 MOL 優(yōu)化，N5P 在等功率時性能比 N5 提高 7％，在等性能下功耗比 N5 低 15%。他們對于 N5P 的發(fā)布時間有點模糊，但有一些暗示在 2020 年底或 2021 年初。
3nm 工藝（N3）
臺積電表示，他們的 3 納米工藝進展非常順利，預計將在 2022 年左右推出。盡管此前曾表示，GAA 可能成為 FinFET 的接班人，但臺積電和英特爾都在努力證明，目前更容易制造的 FinFET 可以在性能上得到足夠的擴展。目前我們認為，臺積電可能會繼續(xù)使用 FinFET 實現(xiàn)其 N3，但將在后續(xù)節(jié)點中轉(zhuǎn)移到 GAA。
新一代的包裝
隨著前沿節(jié)點的復雜性和成本的增加，對基于芯片的解決方案需求不斷增長。將模具拆分為更小的芯片，以實現(xiàn)產(chǎn)量和分片目的，用舊的、成熟的、用于模擬的節(jié)點和 SoC 的其他部分節(jié)點，通過諸如 HBM 等組件實現(xiàn)更高的系統(tǒng)集成，這些節(jié)點能得到很好地擴展。
臺積電提供了許多技術(shù)，作為其晶圓級系統(tǒng)集成（WLSI）平臺的一部分，該平臺旨在涵蓋從低空閑移動應用程序到 HPC 的所有領域。他們的芯片 - 晶片 - 基板封裝的目標領域是人工智能、網(wǎng)絡和 HPC 應用，而其集成 Info 的目標領域是網(wǎng)絡和移動應用。
TSMC InFO 封裝是他們的通用基板晶圓級封裝(FOWLP)解決方案，根據(jù)應用有許多不同的風格。InFO 使用密集的 RDL 和精細間距通過封裝過孔(臺積電也通過 InFO 過孔或 TIV 調(diào)用）。它們集成在基板（InFO_oS）上，帶有基板存儲器的 InFO（InFO_MS）和 InFO 超高密度（InFO_UHD）適用于從高性能移動設備到網(wǎng)絡和 HPC 應用的任何設備。
特別是對于 5G 移動平臺，臺積電為移動 AP 應用程序提供了 InFO POP，其中的 InFO_aip 用于射頻前端模塊（fem）應用程序，多堆棧用于基帶調(diào)制解調(diào)器。
用于更高帶寬的 3D MIM
InFO_POP 最早的例子之一是 2016 年發(fā)布的蘋果 A10（以前的處理器以傳統(tǒng) POP 為特色)。然而，即使 InFO_POP 也存在由于控制器和 TIV 音調(diào)而導致內(nèi)存帶寬受限的缺點。這個問題在即將到來的 5G 和 AI 邊緣計算、移動應用程序中將進一步惡化，這些應用程序本質(zhì)上限制了更多的內(nèi)存帶寬。為了克服這一問題，臺積電發(fā)布了 3D-MUST-in-MUST 封裝技術(shù)（MUST 代表多堆疊）。3D-MiM 采用高密度的 RDL 和細間距 TIV，通過基板(InFO) WLS 集成多個垂直堆疊的存儲芯片?？梢韵胍姡琁/O 必須暴露在獨立連接到 SoC 的芯片的一側(cè)，成一個廣泛的 I/O 接口。
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臺積電在一個集成了 16 塊內(nèi)存芯片的 SoC 上演示了該技術(shù)。芯片的尺寸為 15 毫米×15 毫米, 高度僅為 0.55 毫米。與倒裝芯片 POP 封裝相比，該芯片的內(nèi)存帶寬是其兩倍。
由于沒有基板和凸起，從存儲器 I/O 到 SoC 的距離要短得多，從而產(chǎn)生更好的電氣性能特性。此外，更薄的外形可提供更好的散熱性能。
順便說一下，3D MIM 并不局限于單個 SOC。實際上，臺積電談到了使用多個 SoC 和大量的內(nèi)存芯片來創(chuàng)建高帶寬、低功耗的 HPC 應用，作為當前 2.5D 的替代技術(shù)。這里的一個關鍵區(qū)別是，每個 InFO 存儲器芯片分別直接連接到 SOC，而不需要基本邏輯模塊。
InFO 天線封裝（InFO_AiP）
以 5G 毫米波系統(tǒng)集成為目標，臺積電開發(fā)了 InFO 天線封裝。該封裝試圖解決的是實際芯片和天線之間的鏈路或互連，這可能會造成嚴重的傳輸損耗。臺積電通過在 RDL 中的槽耦合補丁以及成型化合物中的嵌入式射頻芯片來實現(xiàn)，該芯片直接與 RDL 互連。
由于天線和芯片之間互連的性能是表面粗糙度、芯片和封裝之間過渡的函數(shù)，InFO 材料和 RDL 均勻性允許更低的傳輸損耗。與倒裝芯片 AiP 相比，臺積電聲稱它可以提供高達 15％的性能提升，熱阻降低 15％，同時具有 30%的低剖面。
網(wǎng)絡和 HPC
對于高性能計算和網(wǎng)絡應用，臺積電在基板和內(nèi)存上提供 CoWoS 和信息。
CoWoS 可以擴展到 2 個具有 0.4μm/0.4μm 侵略性線 / 空間的標線。這是一項非常成熟的技術(shù)，已經(jīng)批量生產(chǎn)超過五年。CoWoS 已廣泛用于 GPU，但也可以在各種網(wǎng)絡應用程序中找到。臺積電表示，到目前為止，他們已經(jīng)進行了 15 次以上的測試。
目前，CoWoS 支持高達 1.5 TB/s 和 6 個 HBM2 模塊。臺積電報告正在研究更高帶寬的解決方案，及超過 3 個網(wǎng)格的更大硅片。
對于網(wǎng)絡應用，它在基板上提供 InFO，可以達到最多 1 個網(wǎng)格的集成 Si 區(qū)域，但具有 1.5μm/1.5μm 的略微更寬松的 L / S 間距。當前的技術(shù)特點是最小 I/O 間距為 40μm，最小 C4 凸起間距為 130μm。InFO_oS 的產(chǎn)量在 2018 年第二季度大幅上升。臺積電目前正致力于集成兩個以上的芯片，以及 1.5x 網(wǎng)格大小的硅區(qū)域。
對于 AI 應用程序和類似的工作負載，臺積電在基片上設計了與 HBM 集成的 InFO。這項技術(shù)目前的特點是 RDL L/S 為 2μm/2μm，僅限于一個單獨的網(wǎng)線。在許多方面，臺積電向 InFO_MS 收費是對 CoWoS 的性能成本敏感的替代方案。
InFO 超高密度（InFO_UHD）
驅(qū)動性能和功率的兩個關鍵參數(shù)是寫入密度和凸點間距。這是 InFO 超高密度封裝背后的目標。據(jù)報道，臺積電已經(jīng)公布了 500 線 / mm 的 0.8 /0.8μmL/ S，最高可達 10000 鍵 /mm2。
集成系統(tǒng)芯片（SoIC）
上面描述的一切都是為了 SoIC。SoIC 是他們下一代的“真正的”3D 封裝技術(shù)，是一種芯片對晶圓的堆疊方法，它允許將許多不同的 KGDs 堆疊在一起進行混合和匹配集成，在大小和流程節(jié)點上都有所不同。它既是面對面的，也是面對背的技術(shù)。 因為從外部看，它與任何其他標準芯片一樣，實際上可以將 SOIC 與現(xiàn)有技術(shù)結(jié)合在同一個封裝中。與 InFO_UHD 一樣，它目前具有 10000 個 /mm2的，他們認為隨著“SoIC +”的推出，最終可以達到 100 萬 /mm2。
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與非網(wǎng)編譯內(nèi)容，未經(jīng)許可，不得轉(zhuǎn)載！
