芯耀
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芯片設(shè)計(jì)被譽(yù)為人類(lèi)歷史上最細(xì)微也是最宏大的工程，芯片研發(fā)工作者需要把數(shù)百億顆晶體管集成在面積最小至指甲大小的芯片上。
如此復(fù)雜的工程，從設(shè)計(jì)階段開(kāi)始就錯(cuò)綜復(fù)雜，很多環(huán)節(jié)互相串聯(lián)，形成一個(gè)長(zhǎng)流程，需要專(zhuān)業(yè)細(xì)分、領(lǐng)域不同的研發(fā)人員、專(zhuān)業(yè)人士和科學(xué)家集團(tuán)隊(duì)力量協(xié)作而成并且保證每個(gè)環(huán)節(jié)的高正確度。這樣精密的研發(fā)和跨領(lǐng)域協(xié)作是完全不可能靠手工完成的，研究人員所仰賴(lài)的是一種名叫 EDA 的工具。其全稱(chēng)為電子設(shè)計(jì)自動(dòng)化（Electronics Design Automation）工具。
正是這一工具在 1983 年問(wèn)世，釋放了芯片研發(fā)者的創(chuàng)造力，把手工設(shè)計(jì)完全升級(jí)為電子自動(dòng)化的設(shè)計(jì)，從而促成芯片技術(shù)發(fā)展進(jìn)入大爆炸時(shí)期。
一般來(lái)說(shuō)，芯片設(shè)計(jì)分為以下幾個(gè)步驟：
1. 功能定義和實(shí)現(xiàn)：通過(guò)采用類(lèi)似編程語(yǔ)言的硬件描述語(yǔ)言（Verilog）來(lái)“描述”芯片的電路寄存器傳輸級(jí)（RTL, Register Transfer Level）最終設(shè)計(jì)達(dá)成的性能目標(biāo)——編寫(xiě)出代碼來(lái)實(shí)現(xiàn)芯片的功能。
2.? 驗(yàn)證（Verification）：芯片電路是否達(dá)到預(yù)期行為和目標(biāo)性能。
3. 邏輯綜合（Synthesis）：把抽象的電路行為描述（硬件描述語(yǔ)言）自動(dòng)翻譯為電路級(jí)描述（邏輯電路圖）。芯
4.?物理實(shí)現(xiàn)（Physical Implementation）：把邏輯電路轉(zhuǎn)換成為有物理連接的電路圖，將上百億或千億元器件和電路合理的布局布線(xiàn)并使其互不干擾。
5.?設(shè)計(jì)簽核（Sign-off）：在芯片完成物理實(shí)現(xiàn)以后，芯片在物理層級(jí)所表現(xiàn)的時(shí)序性能和功耗指標(biāo)是否能滿(mǎn)足預(yù)期的目標(biāo)，版圖上的線(xiàn)條尺寸是否符合制造工藝的的嚴(yán)格要求，都需要確認(rèn)無(wú)誤以后才能正式流片生產(chǎn)。芯思想
以上幾個(gè)步驟都完成了，芯片才能正式進(jìn)行制造、測(cè)試和封裝。
最新的數(shù)據(jù)報(bào)告顯示，當(dāng)前單個(gè)最先進(jìn)工藝的芯片設(shè)計(jì)環(huán)節(jié)成本已經(jīng)高于 4 億美金（見(jiàn)下圖）。如此高昂的成本讓芯片研發(fā)的容錯(cuò)率降至冰點(diǎn)，也因此芯片設(shè)計(jì)幾大環(huán)節(jié)中的“驗(yàn)證”，變得日益重要。
本文就驗(yàn)證的重要性進(jìn)行一個(gè)淺述。
一、芯片進(jìn)入 SoC 時(shí)代，驗(yàn)證工具變的必不可缺芯思想
系統(tǒng)級(jí)芯片(SoC- System on Chip)將微處理器、模擬 IP 核、數(shù)字 IP 核和存儲(chǔ)器(或片外存儲(chǔ)控制接口)集成在單一芯片上,?是當(dāng)前芯片里的主流。SOC 這一概念在 20 世紀(jì) 90 年代出現(xiàn)，經(jīng)過(guò)近 30 年的發(fā)展，SoC 可集成的內(nèi)容越來(lái)越多，晶體管數(shù)量越來(lái)越大、功能越來(lái)越多元化，使得設(shè)計(jì)原理變的異常復(fù)雜。毫不夸張的說(shuō)，一款 SoC 設(shè)計(jì)對(duì)于一個(gè)配置齊全的、有經(jīng)驗(yàn)的研發(fā)團(tuán)隊(duì)來(lái)說(shuō)，也需要 3-5 年的時(shí)間才能完成全部研發(fā)工作。
高昂至上億美金的流片（Tapeout）成本，不可逆的研發(fā)時(shí)間成本，導(dǎo)致芯片設(shè)計(jì)的每個(gè)環(huán)節(jié)都不容許出現(xiàn)一點(diǎn)點(diǎn)錯(cuò)誤；而且隨著 SoC 所繼承的內(nèi)容和復(fù)雜程度日益提高，驗(yàn)證需要探索的空間和范圍越來(lái)越大，每一次驗(yàn)證都像是一次“大海撈針”，因此驗(yàn)證所需要的時(shí)間亦越來(lái)越長(zhǎng)。EDA 里的驗(yàn)證工具已然必不可缺，驗(yàn)證越充分，芯片的成功率就越高。
當(dāng)前的驗(yàn)證幾乎必須貫穿芯片設(shè)計(jì)的每個(gè)步驟，以便芯片研發(fā)團(tuán)隊(duì)及時(shí)發(fā)現(xiàn)錯(cuò)誤，保證所投入的巨大研發(fā)成本不會(huì)覆水東流或錯(cuò)過(guò)最佳上市時(shí)間。據(jù)悉，在現(xiàn)在的 SoC 研發(fā)項(xiàng)目中，仿真和驗(yàn)證的時(shí)間占了整個(gè)項(xiàng)目 70%以上的時(shí)間，而仿真和驗(yàn)證工程師也占了整個(gè)團(tuán)隊(duì)的 70%以上。因?yàn)橹挥薪?jīng)過(guò)充分的仿真和驗(yàn)證，找出足夠多的 bug，才能放心拿去流片。
二、反復(fù)驗(yàn)證—驗(yàn)證貫穿整個(gè)芯片設(shè)計(jì)流程
芯片在設(shè)計(jì)啟動(dòng)伊始就會(huì)設(shè)定非常嚴(yán)格的設(shè)計(jì)周期和面市時(shí)間，環(huán)節(jié)一環(huán)扣一環(huán)，驗(yàn)證是一個(gè)反復(fù)和交叉作業(yè)的工作內(nèi)容，貫穿整個(gè)芯片研發(fā)周期，環(huán)節(jié)繁復(fù)但時(shí)間不能有任何延誤，從而造成在單位時(shí)間內(nèi)的驗(yàn)證任務(wù)成指數(shù)增長(zhǎng)。并且，驗(yàn)證不僅僅是在芯片設(shè)計(jì)階段，即使一款芯片已經(jīng)量產(chǎn)出貨，驗(yàn)證的工作可能依然沒(méi)有結(jié)束。芯思想
這張圖按照芯片研發(fā)的時(shí)間進(jìn)程，示意了驗(yàn)證的每個(gè)環(huán)節(jié)：
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1、?產(chǎn)品規(guī)劃
在研發(fā)初期首先要啟動(dòng)的是驗(yàn)證規(guī)劃，這是為了在產(chǎn)品規(guī)劃的同時(shí)即確定驗(yàn)證方案和技術(shù)路線(xiàn)，并且保證驗(yàn)證結(jié)果有一定量的調(diào)試時(shí)間并有可行的調(diào)試方案。
SoC 研發(fā)時(shí)非常依賴(lài)選用一部分可復(fù)用的成熟 IP 核，以加快其本身的研發(fā)速度。但在選擇合適的 IP 核時(shí)要同時(shí)考慮的因素有很多,?功耗、性能、安全以及成本，還有 IP 核與 IP 核，IP 核與其他模塊之間通訊和數(shù)據(jù)交互的界面接口，等。因此，在初期，還要為某些標(biāo)準(zhǔn)的模塊需要提前準(zhǔn)備好驗(yàn)證 IP 核（Verification IP，VIP）并規(guī)劃好不同的檢測(cè)點(diǎn)，并具體落實(shí)在各個(gè)研發(fā)階段和模塊中。
2、架構(gòu)定義
SoC 設(shè)計(jì)首先要定義系統(tǒng)的架構(gòu)，其中包括但不限于定義功能、明確各 IP 和模塊之間的通訊協(xié)議、功耗與性能的妥協(xié)關(guān)系等等。架構(gòu)定義要基于該芯片使用后所面臨經(jīng)典工作場(chǎng)景進(jìn)行假設(shè)和模擬，所以在架構(gòu)定義階段，需完成兩個(gè)非常重要的驗(yàn)證：
一個(gè)是不同通訊協(xié)議下的功能驗(yàn)證?(Functional Verification)，該驗(yàn)證允許設(shè)計(jì)工程師在設(shè)計(jì)階段發(fā)現(xiàn)高階的協(xié)議性錯(cuò)誤（bug），在設(shè)計(jì)早期以非常低的成本進(jìn)行修復(fù)。而如果進(jìn)入到產(chǎn)品階段才發(fā)現(xiàn)，修復(fù)的成本將會(huì)非常高。
另一個(gè)同步進(jìn)行的是原型驗(yàn)證?(Prototyping)，就是把硬件原型模擬化，提前對(duì)軟件和硬件的配合表現(xiàn)進(jìn)行驗(yàn)證。這樣提前驗(yàn)證的好處是，在芯片制造前，便可以開(kāi)展軟硬件協(xié)同設(shè)計(jì)，提前發(fā)現(xiàn)問(wèn)題、檢測(cè)問(wèn)題并解決問(wèn)題，確保芯片在真正可使用時(shí)，研發(fā)團(tuán)隊(duì)已經(jīng)擁有一個(gè)成熟的軟硬件整體方案，芯片能切實(shí)支持軟件的應(yīng)用，大大將研發(fā)時(shí)間提前，提升整體研發(fā)效率。
3、流片前驗(yàn)證
前文提到，SoC 設(shè)計(jì)為了縮短研發(fā)周期會(huì)采用可復(fù)用 IP 核和新 IP。每一個(gè) IP 核驗(yàn)證都在各自單獨(dú)的環(huán)境中完成，以確保單獨(dú) IP 功能正確；但在復(fù)雜的 SoC 驗(yàn)證鏈中，不僅需要單點(diǎn)驗(yàn)證，更需要有多種驗(yàn)證手段進(jìn)行系統(tǒng)性驗(yàn)證，確保各種 IP 核以及其他模塊能協(xié)同工作。
IP 驗(yàn)證中慣用動(dòng)態(tài)仿真（Dynamic Simulation）和形式化驗(yàn)證（Formal Verification）。二者在使用時(shí)都需要基于單獨(dú)的驗(yàn)證基礎(chǔ)環(huán)境，前者需要模擬出基礎(chǔ)環(huán)境；后者要通過(guò)數(shù)學(xué)建模，在數(shù)字世界里搭建出環(huán)境假設(shè)和目標(biāo)斷言。驗(yàn)證工程師通過(guò)比較結(jié)果、仿真波形比對(duì)最終來(lái)判定測(cè)試用例是否通過(guò)。
流片前驗(yàn)證是 SoC 研發(fā)過(guò)程中耗費(fèi)時(shí)間和資源最大的驗(yàn)證環(huán)節(jié)，而且是一個(gè)增量的連續(xù)過(guò)程，隨著設(shè)計(jì)成熟度和設(shè)計(jì)復(fù)雜性的提高而提高。
4、硬件加速
嚴(yán)格意義上來(lái)說(shuō)，硬件加速（Emulation）的使用是在流片前，屬于流片前驗(yàn)證的一部分，但參與過(guò)芯片設(shè)計(jì)的研發(fā)者都知道，這個(gè)環(huán)節(jié)是流片前驗(yàn)證和流片后驗(yàn)證的橋梁，它將還處于 RTL 級(jí)別的設(shè)計(jì)放到一個(gè)可重構(gòu)的虛擬硬件環(huán)境中，讓驗(yàn)證速度得到成千上萬(wàn)倍提升，同時(shí)也讓軟硬協(xié)同成為可能。利用這種技術(shù)，我們可以在數(shù)小時(shí)之內(nèi)，將操作系統(tǒng)在 RTL 模塊上啟動(dòng)起來(lái)。
驗(yàn)證速度的提升，讓驗(yàn)證的效率大幅提升，對(duì)驗(yàn)證成本的貢獻(xiàn)是無(wú)可比擬的。俗話(huà)說(shuō)，有得必有失，有失必有得。驗(yàn)證工程師發(fā)現(xiàn)，驗(yàn)證速度的提升的同時(shí)，能夠觀察的信號(hào)將會(huì)急劇減少，并且那些需要被觀測(cè)的信號(hào)，必須在產(chǎn)生 FPGA 比特流之前就要定義好，一旦沒(méi)有定義，重新編譯可能又需要耗費(fèi)好幾個(gè)小時(shí)。
為了解決上述問(wèn)題，現(xiàn)在 EDA 公司已經(jīng)推出了硬件加速器（Emulator），硬件加速器在仿真速度和可觀測(cè)性之間進(jìn)行權(quán)衡和取舍，速度上向原型驗(yàn)證靠攏，而可觀測(cè)性向仿真器靠攏，在仿真器和原型驗(yàn)證之間增加一個(gè)驗(yàn)證產(chǎn)品，但是因?yàn)橛布铀倨鹘Y(jié)構(gòu)特殊，價(jià)格昂貴，只有芯片利潤(rùn)相對(duì)豐厚的大企業(yè)才用得起。
5、流片后驗(yàn)證
流片后驗(yàn)證一般發(fā)生在芯片實(shí)際生產(chǎn)結(jié)束以后，在芯片進(jìn)行量產(chǎn)之前，將測(cè)試批芯片在實(shí)驗(yàn)室進(jìn)行各種測(cè)試，確保功能、時(shí)序、性能、功耗、物理應(yīng)力得都符合設(shè)計(jì)預(yù)期，在完成所有的驗(yàn)證以后，再進(jìn)行批量生產(chǎn)。如果在這個(gè)階段發(fā)現(xiàn)錯(cuò)誤，其修復(fù)的成本將會(huì)非常高昂，甚至成為不可能。如果一個(gè)錯(cuò)誤被確認(rèn)為功能錯(cuò)誤，設(shè)計(jì)團(tuán)隊(duì)就必須對(duì)進(jìn)行修復(fù)，修復(fù)錯(cuò)誤的方法有多種，包括利用系統(tǒng)微碼來(lái)避免失效的條件。但如果錯(cuò)誤必須在硬件層面進(jìn)行，那就需要重新流片了。
三、驗(yàn)證技術(shù)的挑戰(zhàn)
隨著晶體管的數(shù)量和設(shè)計(jì)的復(fù)雜度在不斷提高，模塊增多，要找到它們中間最佳的互動(dòng)可能性必須通過(guò)更充分地驗(yàn)證才能找到最優(yōu)方案。芯片設(shè)計(jì)的各階段，需要不同的驗(yàn)證方法和多種驗(yàn)證工具相互配合，解決不同的問(wèn)題。芯
以 5G、大數(shù)據(jù)、智能駕駛、物聯(lián)網(wǎng)為代表的新興市場(chǎng)讓芯片的類(lèi)型和數(shù)量都有了指數(shù)式的增長(zhǎng)。但增長(zhǎng)的背后，是對(duì) SoC 研發(fā)周期的更高要求。如何在更少的研發(fā)時(shí)間里完成更多的驗(yàn)證工作？一是提升驗(yàn)證工具的可擴(kuò)展性，讓驗(yàn)證成為一個(gè)“交鑰匙”一樣的工程；二是讓設(shè)計(jì)自身具有可配置性，針對(duì)不同的應(yīng)用場(chǎng)景，可以通過(guò)升級(jí)底軟或固件、或者是通過(guò)硬件重構(gòu)來(lái)解決出現(xiàn)的問(wèn)題。
1、工具可擴(kuò)展性
工具的擴(kuò)展性是解決繁重驗(yàn)證的一個(gè)重要手段，可是工具的擴(kuò)展性本身就有很大的技術(shù)問(wèn)題。以形式化驗(yàn)證為例，盡管自動(dòng)化技術(shù)已經(jīng)一再升級(jí)，然而與 SoC 系統(tǒng)復(fù)雜性的提升速度相比，還是有很大的差距。因?yàn)檫@種技術(shù)推進(jìn)的差距，讓驗(yàn)證技術(shù)開(kāi)始越來(lái)越向解決特定問(wèn)題演進(jìn)。如形式化驗(yàn)證越來(lái)越集中用來(lái)解決安全和死鎖的問(wèn)題，而不是用其作為一個(gè)通用的驗(yàn)證技術(shù)。這就變相增加了驗(yàn)證的工作量，因?yàn)樾枰褂貌煌尿?yàn)證技術(shù)來(lái)配套使用，與提高工具可擴(kuò)展性的目標(biāo)完全背道而馳。
2、驗(yàn)證標(biāo)準(zhǔn)的缺失
驗(yàn)證標(biāo)準(zhǔn)也是一個(gè)關(guān)鍵的挑戰(zhàn)。驗(yàn)證標(biāo)準(zhǔn)就是到底要驗(yàn)證什么，為什么要這樣驗(yàn)證。傳統(tǒng)的驗(yàn)證標(biāo)準(zhǔn)主要依賴(lài)需求，將 SoC 應(yīng)具備的表現(xiàn)、或者是某些場(chǎng)景下期望的行為規(guī)范定義好，甚至將一些不清晰的行為模糊定義，或者是干脆不定義，留下灰色地帶；然而這些有意為之的模糊定義在當(dāng)前芯片設(shè)計(jì)中缺成了一個(gè)大問(wèn)題。
微處理器（MPU）設(shè)計(jì)公司，都有一個(gè)專(zhuān)門(mén)的仿真器來(lái)仿真指令系統(tǒng)結(jié)構(gòu)（ISA），并將此作為驗(yàn)證標(biāo)準(zhǔn)?？墒?SoC 設(shè)計(jì)因?yàn)闋砍兜皆O(shè)計(jì)不同的功能模塊，標(biāo)準(zhǔn)也需要跨模塊，單純的指令仿真不足以驗(yàn)證這類(lèi)芯片設(shè)計(jì)的正確性，從而讓驗(yàn)證標(biāo)準(zhǔn)無(wú)從定義和參考。
3、低功耗的廣泛使用
隨著物聯(lián)網(wǎng)時(shí)代的開(kāi)啟，所有的 SoC 都要必須在設(shè)計(jì)中考慮低功耗問(wèn)題，使得電子產(chǎn)品的待機(jī)時(shí)間更長(zhǎng)。在 Soc 設(shè)計(jì)中采用門(mén)控功耗和門(mén)控時(shí)鐘技術(shù)成為使用最廣和效率最高的功耗節(jié)省方式。門(mén)控功耗依靠關(guān)閉那些不用的模塊節(jié)省功耗，而門(mén)控時(shí)鐘則是通過(guò)關(guān)閉那些不需要激活的模塊和寄存器來(lái)縮減功耗。
目前產(chǎn)業(yè)界已經(jīng)開(kāi)發(fā)了標(biāo)準(zhǔn)語(yǔ)言用以支持 RTL 仿真中的功耗行為，但是卻大幅提升發(fā)驗(yàn)證工作復(fù)雜性。
對(duì)一個(gè)低功耗設(shè)計(jì)而言，設(shè)置數(shù)十個(gè)電壓域和數(shù)千種功耗模式是非常常見(jiàn)的行為，驗(yàn)證規(guī)劃需要確保在所有功耗模式下電路的行為皆正確，其復(fù)雜程度和驗(yàn)證負(fù)荷可想而知。
4、芯片安全要求的提高
現(xiàn)今社會(huì)對(duì)信息安全的要求提升到了一個(gè)從來(lái)未有的級(jí)別。萬(wàn)物互聯(lián)的背面是我們往往對(duì)電子產(chǎn)品鏈接了那些設(shè)備都無(wú)從而知，如冰箱、電飯煲甚至燈泡等，導(dǎo)致無(wú)法定義危險(xiǎn)是什么，如何去驗(yàn)證更是無(wú)從談起。
另一種安全的維度是功能安全。系統(tǒng)的突然失效不能傷害到芯片，而這種失效在汽車(chē)和航天產(chǎn)業(yè)尤為突出。即使芯片經(jīng)歷了突發(fā)事件，也要確保這些芯片不受損壞。芯思想
這種種高安全要求都對(duì)驗(yàn)證提出了新挑戰(zhàn)。
5、軟硬件協(xié)同驗(yàn)證的挑戰(zhàn)
在傳統(tǒng)的 PC 世界，硬件和軟件總是非常容易區(qū)分清楚，因此軟件驗(yàn)證和硬件驗(yàn)證也在各自獨(dú)立的流程中進(jìn)行，楚河漢界異常明確。
然而科技進(jìn)步使得這種界線(xiàn)變得越來(lái)越模糊，甚至在許多的情形下，硬件和軟件已經(jīng)密不可分，比如智能手機(jī)和智能汽車(chē)。沒(méi)有相應(yīng)的固件和軟件運(yùn)行，有些芯片模塊根本無(wú)法得到期望的電路行為，這會(huì)從不同的層面改變驗(yàn)證的方法學(xué)。
如今軟硬件的無(wú)縫連接，直接決定了軟件的開(kāi)發(fā)節(jié)點(diǎn)需要配合 RTL 的進(jìn)程。反過(guò)來(lái)，驗(yàn)證軟件的時(shí)候，亦需要硬件模型足夠穩(wěn)定、成熟且快速。如何一并對(duì)硬件和軟件的系統(tǒng)功能進(jìn)行驗(yàn)證，除了驗(yàn)證所必須的環(huán)境外，確認(rèn)設(shè)計(jì)錯(cuò)誤發(fā)生的地方和機(jī)理已經(jīng)成為一個(gè)必須要面對(duì)的課題。
四、國(guó)產(chǎn)空白之“憂(yōu)”
盡管近十年來(lái)，國(guó)產(chǎn) EDA 工具取得了一些成績(jī)，但我們也要正視存在的差距。差距主要體現(xiàn)在四個(gè)方面：芯思想
1.? 缺乏數(shù)字芯片設(shè)計(jì)核心工具模塊，無(wú)法支撐數(shù)字芯片全流程設(shè)計(jì)。
2.? 對(duì)先進(jìn)工藝支撐還不夠，除了個(gè)別兩三個(gè)工具能支持 14 納米、7 納米、5 納米之外，其它很多工具都做不到。
3. ? 缺乏制造及封測(cè) EDA 系統(tǒng)，無(wú)法支撐芯片制造和封測(cè)廠商的應(yīng)用需求。
4. 核心驗(yàn)證工具和驗(yàn)證平臺(tái)缺失，沒(méi)有完整的 EDA 工具鏈。
根據(jù)最新的調(diào)研數(shù)據(jù)，國(guó)產(chǎn) EDA 工具在國(guó)內(nèi)市場(chǎng)的占有率可謂慘不忍睹，還不到 1%，只有約 0.8%。概倫執(zhí)行副總載兼博達(dá)微總經(jīng)理李嚴(yán)峰在《再談本土 EDA 競(jìng)爭(zhēng)力順便聊聊 DTCO 在中國(guó)落地》一文中指出，EDA 中國(guó)市場(chǎng)份額全球占比并不高，市場(chǎng)容量也不大，國(guó)際競(jìng)爭(zhēng)對(duì)手環(huán)繞，掙錢(qián)并不容易，沒(méi)有市場(chǎng)和利潤(rùn)的支撐，光靠政策面支持不能持久。同時(shí)指出，在 EDA 的用戶(hù)群中，最好的設(shè)計(jì)和制造公司都在海外，真正卡脖子的工具需要與先進(jìn)工藝和設(shè)計(jì)一同迭代，這個(gè)不是靠錢(qián)能解決的。不管戰(zhàn)略還是要解決卡脖子問(wèn)題，EDA 還是集成電路的一環(huán)，集成電路的競(jìng)爭(zhēng)力離不開(kāi)市場(chǎng)，EDA 的重點(diǎn)還是圍繞市場(chǎng)做有競(jìng)爭(zhēng)力的產(chǎn)品和技術(shù)。
回到驗(yàn)證工具這個(gè)正題。通過(guò)數(shù)十年的發(fā)展，驗(yàn)證工具一直伴隨市場(chǎng)的需求在向前發(fā)展。目前主要的驗(yàn)證方式非常繁復(fù)，包括前文所提到的動(dòng)態(tài)仿真（Dynamic Simulation）、原型驗(yàn)證 / 硬件加速（Prototyping and Emulation）和形式化驗(yàn)證（Formal Verification）之外，還有很多其他方式方法。在實(shí)際工作中，如何選擇驗(yàn)證方式，是否能有一個(gè)可反復(fù)使用的驗(yàn)證平臺(tái)，實(shí)現(xiàn)這些不同驗(yàn)證方法的跨越，是當(dāng)前芯片研發(fā)者最關(guān)心的話(huà)題。
目前國(guó)際 EDA 巨頭基本上都在動(dòng)態(tài)仿真、硬件加速、原型驗(yàn)證和形式化驗(yàn)證上能夠提供完整的解決方案，并且還在通過(guò)方法學(xué)和旁類(lèi)技術(shù)的應(yīng)用來(lái)提升驗(yàn)證的效率。芯思想
和大多數(shù) EDA 工具一樣，中國(guó)在驗(yàn)證工具的技術(shù)儲(chǔ)備幾乎為“零”，近年國(guó)內(nèi) EDA 公司在驗(yàn)證上有所探索，但是產(chǎn)品主要還是集中在后端實(shí)現(xiàn)和芯片測(cè)試階段，SoC 設(shè)計(jì)過(guò)程中驗(yàn)證負(fù)擔(dān)最重、使用頻度最高的數(shù)字集成電路驗(yàn)證 EDA 工具套件，國(guó)產(chǎn)技術(shù)依然是“零”，國(guó)內(nèi)芯片設(shè)計(jì)公司在研發(fā) SoC 時(shí)，依然 100%使用國(guó)際 EDA 巨頭的相關(guān)驗(yàn)證工具。
五、小結(jié)
驗(yàn)證（Verification）的重要性是證實(shí)（Validation）我們永遠(yuǎn)不會(huì)“不可能出錯(cuò)”，這也是驗(yàn)證之痛，因此我們只能決定何時(shí)是“足夠接近沒(méi)機(jī)會(huì)出錯(cuò)”，然后開(kāi)始主觀標(biāo)準(zhǔn)和實(shí)用主義之間的權(quán)衡。
不同類(lèi)型的 SoC 設(shè)計(jì)可能需要不同的驗(yàn)證策略、工具和測(cè)試環(huán)境，大型 SoC 設(shè)計(jì)需要復(fù)雜的流程，多種工具包括虛擬原型、模擬器、仿真器和原型驗(yàn)證等理想化地集成在一起并可擴(kuò)展，并且可以在不同的驗(yàn)證階段重復(fù)使用測(cè)試。
盡管?chē)?guó)產(chǎn)驗(yàn)證工具起步階段，發(fā)展任重道遠(yuǎn)。但隨著芯片設(shè)計(jì)的日益復(fù)雜化，驗(yàn)證工具更趨于多樣化。是否也給國(guó)產(chǎn)驗(yàn)證工具帶來(lái)新機(jī)遇呢？
鳴謝
本文在成稿過(guò)程中得到電子科技大學(xué)電子科學(xué)與工程學(xué)院副教授黃樂(lè)天、西南交通大學(xué)信息學(xué)院電子工程系副系主任邸志雄的幫助。特此感謝！
