Quartus調(diào)用FIFO-IP核，完成數(shù)據(jù)的求和verilog，DE1-SOC開(kāi)發(fā)板

名稱(chēng)：Quartus調(diào)用FIFO-IP核，完成數(shù)據(jù)的求和（代碼在文末付費(fèi)下載）

軟件：Quartus

語(yǔ)言：Verilog

代碼功能：

題目：FIFO-IP核的調(diào)用

主要內(nèi)容：調(diào)用兩個(gè)FIFO-IP核，完成2行數(shù)據(jù)的求和。

技術(shù)參數(shù)：兩行數(shù)據(jù)值的輸入可通過(guò)撥碼開(kāi)關(guān)實(shí)現(xiàn)，分別存儲(chǔ)于2個(gè)FIFO，依次讀取2個(gè)FIFO的數(shù)據(jù)求和，并將結(jié)果通過(guò)數(shù)碼管顯示

本代碼已在DE1-SOC開(kāi)發(fā)板驗(yàn)證

演示視頻：

FPGA代碼資源下載網(wǎng)：hdlcode.com

部分代碼展示

//調(diào)用兩個(gè)FIFO-IP核，完成2行數(shù)據(jù)的求和
//技術(shù)參數(shù)：兩行數(shù)據(jù)值的輸入可通過(guò)撥碼開(kāi)關(guān)實(shí)現(xiàn)，
//分別存儲(chǔ)于2個(gè)FIFO，依次讀取2個(gè)FIFO的數(shù)據(jù)求和，
//并將結(jié)果通過(guò)數(shù)碼管顯示
module?FIFO_add(
input?clk,//時(shí)鐘
input?rst_n,//復(fù)位
input?[7:0]?sw,//開(kāi)關(guān)輸入數(shù)據(jù)
input?key_1,//寫(xiě)數(shù)據(jù)1，按下將開(kāi)關(guān)數(shù)據(jù)寫(xiě)入FIFO1
input?key_2,//寫(xiě)數(shù)據(jù)2，按下將開(kāi)關(guān)數(shù)據(jù)寫(xiě)入FIFO2
input?key_3,//讀FIFO并求和
output?[6:0]?HEX0,//數(shù)碼管0
output?[6:0]?HEX1,?//數(shù)碼管1
output?[6:0]?HEX2?//數(shù)碼管2
);
wire?[8:0]?add_data;//和
//FIFO控制模塊
FIFO_ctrl?i_FIFO_ctrl(
.?clk(clk),//時(shí)鐘
.?rst_n(rst_n),//復(fù)位
.?sw(sw),//開(kāi)關(guān)輸入數(shù)據(jù)
.?key_1(key_1),//寫(xiě)數(shù)據(jù)1，按下將開(kāi)關(guān)數(shù)據(jù)寫(xiě)入FIFO1
.?key_2(key_2),//寫(xiě)數(shù)據(jù)2，按下將開(kāi)關(guān)數(shù)據(jù)寫(xiě)入FIFO2
.?key_3(key_3),//讀FIFO并求和
.?add_data(add_data)//和
);
//數(shù)碼管顯示模塊
segment?i_segment(
.?clk(clk),
.?add_data(add_data),//和
.?HEX0(HEX0),//數(shù)碼管-低亮
.?HEX1(HEX1),//數(shù)碼管-低亮
.?HEX2(HEX2)//數(shù)碼管-低亮
);
endmodule


//數(shù)碼管顯示模塊
module?segment(
input?clk,
input?[8:0]?add_data,//和
output??reg?[7:0]?HEX0,//數(shù)碼管-低亮
output??reg?[7:0]?HEX1,//數(shù)碼管-低亮
output??reg?[7:0]?HEX2?//數(shù)碼管-低亮
);
reg?[3:0]?data_one=4'd0;
reg?[3:0]?data_ten=4'd0;
reg?[3:0]?data_hun=4'd0;
always?@(posedge?clk?)?
begin
data_one?<=?add_data?%10;//個(gè)位
data_ten?<=?add_data?/10%10;//十位
????data_hun?<=?add_data?/100;//百位
end?
//段選輸出
always?@(posedge?clk)
begin
case?(data_one)??//顯示碼
8'd0:?HEX0<=?8'b1100_0000;
8'd1:?HEX0<=?8'b1111_1001;
8'd2:?HEX0<=?8'b1010_0100;
8'd3:?HEX0<=?8'b1011_0000;
8'd4:?HEX0<=?8'b1001_1001;
8'd5:?HEX0<=?8'b1001_0010;
8'd6:?HEX0<=?8'b1000_0010;
8'd7:

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 管腳分配

6. Testbench

7. 仿真圖