久久毛片久久真人,911亚洲精选青草衣衣bbw

作者：ICVIEWS編輯部

當?shù)貢r間4月23日，臺積電在美國召開“2025年北美技術(shù)研討會”。此次會議臺積電介紹了先進技術(shù)發(fā)展及行業(yè)挑戰(zhàn)與機遇，重點分析了AI驅(qū)動的半導體技術(shù)升級、先進制程路線圖、下一代節(jié)點驗證及晶體管架構(gòu)與材料創(chuàng)新，旨在支撐未來智能計算基礎(chǔ)設(shè)施。

以下為該會議的重點內(nèi)容。

?01、AI與半導體市場

根據(jù)臺積電發(fā)布的最新信息，半導體行業(yè)正進入一個前所未有的擴張階段，預計到2030年，全球半導體市場規(guī)模將達到1萬億美元。推動這一增長的最重要因素是高性能計算（HPC）和人工智能（AI）應(yīng)用的爆發(fā)式發(fā)展。

上圖顯示，臺積電預測，到2030年，HPC/AI將占全球半導體市場的45%，成為主導應(yīng)用平臺。其次是智能手機，占25%；汽車電子占15%；物聯(lián)網(wǎng)占10%；其他領(lǐng)域占5%。這種市場結(jié)構(gòu)的變化表明，半導體市場正從以移動設(shè)備需求為中心，關(guān)鍵轉(zhuǎn)變?yōu)橐訟I和高吞吐量計算工作負載為核心的創(chuàng)新驅(qū)動模式。

AI驅(qū)動的應(yīng)用如何迅速加速對半導體的需求？從數(shù)據(jù)中心的AI加速器開始，這種增長擴展到AI個人電腦、AI智能手機、增強現(xiàn)實/虛擬現(xiàn)實（AR/XR）設(shè)備，以及更長期的應(yīng)用，如機器人出租車和人形機器人。這些應(yīng)用不僅在數(shù)量上不斷增加，架構(gòu)復雜度也在不斷提升。

具體而言，預計到2029年，AI個人電腦的出貨量將達到2.8億臺，而AI智能手機的出貨量最早在2025年就有望突破10億部。預計到2028年，AR/XR設(shè)備的出貨量將達到5000萬臺。

此外，像機器人出租車和人形機器人這樣的下一代應(yīng)用，預計到2030年，每年各自將需要250萬個高性能芯片。這些數(shù)據(jù)表明，未來的芯片不僅要具備更高的計算性能，還需要在能源效率、系統(tǒng)級集成和封裝密度方面取得突破。

臺積電認為，這些新興的AI驅(qū)動應(yīng)用將大幅增加芯片的復雜性，對更緊密的集成提出更高要求，并推動制程創(chuàng)新，最終為半導體行業(yè)的新一輪增長提供動力。在臺積電看來，這是實現(xiàn)1萬億美元半導體產(chǎn)業(yè)愿景的基本路徑。

?02、先進制程技術(shù)：N3、N2、A16、A14

目前，臺積電的N3系列（即3nm工藝）已包含已量產(chǎn)的N3和N3E，并計劃后續(xù)推出N3P、N3X、N3A以及N3C等版本。

臺積電透露，公司計劃于2024年第四季度開始生產(chǎn)基于性能增強型N3P（第三代3納米級）工藝技術(shù)的芯片。N3P是N3E的后續(xù)產(chǎn)品，主要面向需要增強性能并保留3納米級IP的客戶端和數(shù)據(jù)中心應(yīng)用。

臺積電的N3P是N3E的光學微縮工藝，它保留了設(shè)計規(guī)則和?IP?兼容性，同時在相同漏電流下性能提升?5%，或在相同頻率下功耗降低?5%?至?10%，并且對于典型的邏輯、SRAM?和模擬模塊混合設(shè)計，晶體管密度提升?4%。由于?N3P?的密度增益源于改進的光學器件，它能夠在所有芯片結(jié)構(gòu)上實現(xiàn)更好的擴展，尤其有利于大量使用?SRAM?的高性能設(shè)計。N3P?現(xiàn)已投入生產(chǎn)，因此該公司目前正在為其主要客戶基于該技術(shù)開發(fā)產(chǎn)品。

與N3P?相比，N3X?有望在相同功率下將最大性能提高?5%，或在相同頻率下將功耗降低?7%。然而，與?N3P?相比，N3X?的主要優(yōu)勢在于它支持高達?1.2V?的電壓（對于?3nm?級技術(shù)來說，這是極限值），這將為需要它的應(yīng)用程序（即客戶端?CPU）提供絕對最大頻率?(Fmax)。Fmax?的代價是：漏電功率高達?250%——因此，芯片開發(fā)人員在構(gòu)建基于?N3X?且電壓為?1.2V?的設(shè)計時必須小心謹慎。?N3X芯片預計將于今年下半年實現(xiàn)量產(chǎn)。

臺積電路線圖有一些細微的變化。路線圖已延長至2028年，增加了N3C和A14。N3C是一個壓縮版本，這意味著良率學習曲線已經(jīng)到了可以進一步優(yōu)化工藝密度的階段。

臺積電會上披露了其下一代芯片制造工藝的進展。公司預計將在今年下半年開始量產(chǎn)N2芯片。這是臺積電首次采用全環(huán)繞柵極（GAA）納米片晶體管技術(shù)進行生產(chǎn)。

N2（即2nm工藝）作為臺積電全新的工藝技術(shù)，采用了納米片或環(huán)繞柵極設(shè)計。相比前代技術(shù)，N2能夠在相同功耗下實現(xiàn)10%-15%的速度提升，或者在相同速度下降低20%-30%的功耗。

與現(xiàn)有的N3E工藝相比，N2工藝的性能提升了10%-15%，功耗降低了25%-30%，同時晶體管密度增加了15%。臺積電還透露，N2的晶體管性能已接近預期目標，256Mb SRAM模塊的平均良率超過90%。隨著N2逐漸進入量產(chǎn)階段，其工藝成熟度也將進一步提高。臺積電預計，在智能手機和高性能計算應(yīng)用的推動下，2nm技術(shù)的流片數(shù)量在投產(chǎn)初期將超過3nm和5nm技術(shù)。

此外，臺積電繼續(xù)遵循其技術(shù)改進戰(zhàn)略，推出了N2P作為N2系列的延伸。N2P在N2的基礎(chǔ)上進一步優(yōu)化了性能和功耗表現(xiàn)，計劃于2026年投入生產(chǎn)。在N2之后，臺積電將進入A16（即1.6nm）節(jié)點。

A16?

A16工藝的核心技術(shù)特點之一是超級電軌架構(gòu)，也稱為背面供電技術(shù)。通過將供電網(wǎng)絡(luò)移至晶圓背面，這種技術(shù)能夠釋放更多正面布局空間，從而提升芯片的邏輯密度和整體效能。據(jù)臺積電介紹，與N2P相比，A16在相同電壓和設(shè)計條件下可實現(xiàn)8%-10%的性能提升；在相同頻率和晶體管數(shù)量下，功耗則能降低15%-20%，密度提升范圍為1.07-1.10倍。

臺積電特別指出，A16工藝特別適合用于信號路由復雜且供電網(wǎng)絡(luò)密集的高性能計算（HPC）產(chǎn)品。按照計劃，A16將于2026年下半年開始量產(chǎn)。

A14

全新A14制程技術(shù)的推出是此次研討會的一大亮點。A14制程是基于臺積電領(lǐng)先業(yè)界N2（2nm）制程的重大進展，基于第二代GAA晶體管技術(shù)（NanoFLEX晶體管架構(gòu)），提供更快計算和更佳能源效率推動人工智能（AI）轉(zhuǎn)型，亦有望增進端側(cè)AI功能，強化智能手機等應(yīng)用。根據(jù)規(guī)劃，A14預計將于2028年開始量產(chǎn)，截至目前進度順利，良率表現(xiàn)優(yōu)于預期。

?03先進封裝與系統(tǒng)集成創(chuàng)新

在先進封裝領(lǐng)域，臺積電也有多項重要信息公布。

臺積電推出了3DFabric平臺，這是一套全面的2.5D和3D集成技術(shù)，包括CoWoS（Chip-on-Wafer-on-Substrate，晶圓上芯片再到基板）、InFO（Integrated Fan-Out，集成扇出）和SoIC（System on Integrated Chips，集成芯片系統(tǒng)）。這些平臺旨在克服傳統(tǒng)單片設(shè)計的擴展限制，支持基于小芯片的架構(gòu)、高帶寬內(nèi)存集成和異構(gòu)系統(tǒng)優(yōu)化。

左側(cè)是堆疊或芯片級/晶圓級集成的選項。SoIC-P采用微凸塊技術(shù)，可將間距降至?16?微米。使用無凸塊技術(shù)（SoIC-X），可以實現(xiàn)幾微米的間距。臺積電最初采用?9?微米工藝，目前已投入?6?微米量產(chǎn)，并將進一步改進，從而實現(xiàn)類似單片的集成密度。

對于2.5/3D?集成，有很多選擇。晶圓上芯片?(CoWoS)?技術(shù)既支持常見的硅中介層，也支持?CoWoS-L，后者使用帶有局部硅橋的有機中介層實現(xiàn)高密度互連。CoWos-R?則提供純有機中介層。

集成扇出(InFO)?技術(shù)于?2016?年首次應(yīng)用于移動應(yīng)用。該平臺現(xiàn)已擴展至支持汽車應(yīng)用。

自2020年以來，臺積電的晶圓系統(tǒng)集成技術(shù)（InFO-SoW）已成功應(yīng)用于如Cerebras和特斯拉等公司的尖端產(chǎn)品中，其中特斯拉的Dojo超級計算機所搭載的晶圓級處理器就是這一技術(shù)的標志性產(chǎn)物。晶圓級設(shè)計通過直接在整片硅晶圓上構(gòu)建處理器，實現(xiàn)了前所未有的核心間通信速度、性能密度以及能效，然而，其復雜度與成本也相應(yīng)增加，限制了廣泛應(yīng)用。

還有更新的晶圓系統(tǒng)(TSMC-SoW)?封裝。這項技術(shù)將集成規(guī)模拓展至晶圓級。其中一種是先芯片?(SoW-P)?方法，即將芯片放置在晶圓上，然后構(gòu)建集成式?RDL?將芯片連接在一起。另一種是后芯片?(SoW-X)?方法，即先在晶圓級構(gòu)建中介層，然后將芯片放置在晶圓上。最后一種方法可以實現(xiàn)比標準光罩尺寸大?40?倍的設(shè)計。

臺積電的SoIC（集成芯片系統(tǒng)）技術(shù)在延續(xù)摩爾定律方面發(fā)揮了關(guān)鍵作用，它不是通過傳統(tǒng)的單片縮放，而是采用基于小芯片的架構(gòu)，結(jié)合高密度3D異構(gòu)集成。作為臺積電3DFabric平臺的基石之一，SoIC實現(xiàn)了無基板3D堆疊，允許不同節(jié)點、功能和材料的裸片通過高密度互連進行垂直集成。

臺積電提供的圖表還展示了當今典型的人工智能加速器應(yīng)用，該應(yīng)用通過硅中介層將單片SoC與HBM存儲器堆棧集成在一起。

臺積介紹了其它一系列高性能集成解決方案，包括用于HBM4?的?N12?和N3?制程邏輯基礎(chǔ)裸晶（Base Die）、運用?COUPE?緊湊型通用光子引擎技術(shù)的?SiPh?硅光子整合。

特別是在內(nèi)存集成方面，臺積電特別強調(diào)了CoW-SoW在結(jié)合HBM4（第四代高帶寬內(nèi)存）上的潛力。HBM4憑借其2048位的超寬接口，有望通過與邏輯芯片的緊密集成，解決AI及HPC工作負載對高帶寬、低延遲內(nèi)存的迫切需求。這種集成方式不僅極大提升了數(shù)據(jù)傳輸速度，還有效降低了功耗，為持續(xù)增長的計算密集型應(yīng)用提供了理想的解決方案。

關(guān)于功率優(yōu)化，未來的AI加速器可能需要數(shù)千瓦的功率，這對封裝內(nèi)的功率傳輸提出了巨大的挑戰(zhàn)。集成穩(wěn)壓器將有助于解決此類問題。臺積電開發(fā)了一種高密度電感器，這是開發(fā)此類穩(wěn)壓器所需的關(guān)鍵組件。因此，單片PMIC加上該電感器可以提供5倍的功率傳輸密度（相對于PCB級）。

?04未來應(yīng)用展望

此外，還有很多創(chuàng)新的應(yīng)用也需要先進封裝技術(shù)的支持。

增強現(xiàn)實眼鏡就是一個新產(chǎn)品的例子，這類設(shè)備需要的組件包括超低功耗處理器、用于?AR?感知的高分辨率攝像頭、用于代碼存儲的嵌入式非易失性存儲器?(eNVM)、用于空間計算的大型主處理器、近眼顯示引擎、用于低延遲射頻的?WiFi/藍牙，以及用于低功耗充電的數(shù)字密集型電源管理集成電路?(PMIC)。這類產(chǎn)品將為復雜性和效率設(shè)定新的標準。