三星 7nm 以下制程其實(shí)都是改良版？FinFET 即將被取代

與非網(wǎng) 10 月 21 日訊，雖然臺(tái)積電、三星的 7nm 工藝已經(jīng)上馬，英特爾的 10nm 處理器也在 6 月開始出貨，但晶圓巨頭們的制程之戰(zhàn)卻越發(fā)膠著。

在日前一場(chǎng)技術(shù)交流活動(dòng)中，三星重新修訂了未來節(jié)點(diǎn)工藝的細(xì)節(jié)。

三星稱，EUV 后，他們將在 3nm 節(jié)點(diǎn)首發(fā) GAA MCFET（多橋通道 FET）工藝。由于 FinFET 的限制，預(yù)計(jì)在 5nm 節(jié)點(diǎn)之后會(huì)被取代。

相較于年初的路線圖，三星 6LPP 只是簡(jiǎn)單地引入 SDB，從而讓晶體管密度提升 0.18 倍。另一個(gè)改變是刪除 4LPP 節(jié)點(diǎn)，在路線圖上只留下 4LPE。三星還將 3 GAAE 和 3 GAAP 更名為 3 GAE 和 3 GAP。

實(shí)際上，三星手中的 5nm 也僅僅是 7nm LPP 改良版，可視為第二代導(dǎo)入 EUV 工藝的產(chǎn)品。7nm LPP 向后有三個(gè)迭代版本，分別是 6nm LPP、5nm LPE 和 4nm LPE。

根據(jù)理解，按照工藝核心指標(biāo)，5nm LPE 雖然沿用 7nm LPP 的晶體管和 SRAM，但性能增強(qiáng)了 11%，UHD 下的密度會(huì)接近 130 MTr/mm2，終于第一次超過了英特爾 10nm 和臺(tái)積電 7nm。

而在 2021 年推出的 4nm LPE 上，三星將晶體管密度做到 137 MTr/mm，接近臺(tái)積電 5nm。