LAT1444 ADC采樣中的阻抗匹配計(jì)算方法

1、ADC 采樣電路原理介紹

STM32 系列 MCU 中，ADC 的框架結(jié)構(gòu)一般如下，其整個(gè)采樣主要由采樣保持電路(Sample and Hold)和 SAR 轉(zhuǎn)換單元完成，如紅色框內(nèi)所示，其中采樣保持電路負(fù)責(zé)電平采樣，SAR 單元負(fù)責(zé)電平量化。

2、阻抗不匹配帶來的問題

在一個(gè) ADC 轉(zhuǎn)換單元中，所有的通道共用一個(gè)采樣保持電容，假設(shè)在當(dāng)前通道進(jìn)行采樣前，前一個(gè)通道采樣時(shí)輸入電壓接近 VREF(比如 3.3V)，而當(dāng)前需要采樣的通道電壓為 0V，該情況下采樣開關(guān)閉合后，CADC將對外放電。

在 RAIN一定的情況下，若是采樣時(shí)間 Ts不夠。則會出現(xiàn)在采樣時(shí)間結(jié)束后，CADC上電壓并沒有達(dá)到與 VAIN(即 0V)一致，最終結(jié)果解釋轉(zhuǎn)換結(jié)果偏大。在將采樣時(shí)間 Ts 延長，保證采樣時(shí)間結(jié)束后，CADC電壓達(dá)到 VAIN(0V)，此時(shí)再進(jìn)入轉(zhuǎn)換量化后將得到準(zhǔn)確的采樣結(jié)果。

3、阻抗不匹配處理方法

按照前述的理論，在實(shí)際 ADC 采樣的設(shè)計(jì)中，可以從幾方面來實(shí)現(xiàn)阻抗匹配：

• 增加采樣時(shí)間

o 軟件配置更長的采樣周期

o 降低 ADC 時(shí)鐘 FADC

• 減少采樣回路的輸入阻抗

o 減少 RAIN

o 采樣信號添加一級運(yùn)放跟隨，然后再進(jìn)入 ADC 輸入端口

4、如何判斷阻抗是否匹配

實(shí)際設(shè)計(jì)中，由于電路可能存在多級濾波以及 PCB 線路的寄生特性，往往比較難判斷輸入阻抗是否匹配，建議的最直接的方式是通過示波器查看 ADC 采樣端口的波形，下面給出一個(gè)示例，在相同的輸入阻抗下，不同的采樣時(shí)間配置下的采樣波形，以說明如何判斷設(shè)計(jì)是否合理。

5、小結(jié)

本文對 SAR 型 ADC 的架構(gòu)和采樣電路的工作原理進(jìn)行了簡單的介紹，在實(shí)際的 ADC 應(yīng)用中，如果輸入阻抗與采樣時(shí)間不匹配，就無法得到準(zhǔn)確的采樣結(jié)果，本文針對此問題給出了如何保證阻抗匹配，以及如何通過示波器的觀測采樣波形判斷輸入阻抗和采樣時(shí)間的選擇是否合理的方法。