芯耀
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隨著摩爾定律的不斷延伸，芯片具有了更高的的集成度，器件的尺寸更小、性能更優(yōu)，集成電路的規(guī)模更大。
但隨著器件物理極限的逼近，進(jìn)一步的縮小尺寸變得困難，芯片設(shè)計(jì)的研究方向開始朝著三維方向轉(zhuǎn)換。
(1)SiP的堆疊封裝
近年來(lái)，晶體管的集成度呈現(xiàn)指數(shù)級(jí)的增加。晶體管尺寸的縮小，使得開關(guān)速度更快，整個(gè)芯片的性能被提高。芯片性能雖有了飛躍性的提高,但是芯片通過(guò)引線被封裝在印刷電路板(PCB, printed circuit board)板上，相比芯片內(nèi)部，PCB的布線更長(zhǎng)，信號(hào)損失較大。
因此，芯片性能的發(fā)揮受到很大的限制。為了化解這個(gè)矛盾，片上系統(tǒng)?(SoC, System on Chip)?被開發(fā)出來(lái)，如下圖所示，多個(gè)模塊制造在一個(gè)芯片上，原本需要在PCB上的連線被縮短到一個(gè)芯片以內(nèi)，延遲和信號(hào)衰減等問(wèn)題得到解決，模塊間能夠高速通信，系統(tǒng)的性能得到較大的提升。
但是，伴隨著SoC設(shè)計(jì)的復(fù)雜性提高，設(shè)計(jì)成本也同時(shí)提高。
隨著單個(gè)芯片上電路規(guī)模的增大，也會(huì)造成產(chǎn)品良率的降低。而且由于制程的限制，有些異質(zhì)的功能模塊很難集成在一起，如處理器（CPU）、動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DRAM）、帶微機(jī)電系統(tǒng)（MEMS）的傳感器等，一般不能在一塊芯片上完成。
因此，對(duì)于一些產(chǎn)品來(lái)說(shuō)，開發(fā)SoC是困難的。另外，有限的芯片面積限制了可搭載的模塊數(shù)量。先進(jìn)封裝是超越摩爾中的一條關(guān)鍵技術(shù)路線，是通過(guò)以智能互連方式并行放置和彼此堆疊多個(gè)芯片來(lái)集成功能，即系統(tǒng)級(jí)封裝。
系統(tǒng)級(jí)封裝(SiP, System in a Package)是一項(xiàng)重要的新技術(shù)。與SoC不同的是，SiP是將多顆芯片并排或者疊加封裝在一起組成的系統(tǒng)，而SoC則是將多個(gè)功能模塊集成在單顆芯片。
如下圖所示，SiP是將多種功能芯片，包括處理器、存儲(chǔ)器等功能芯片集成在一個(gè)封裝內(nèi)，從而實(shí)現(xiàn)一個(gè)基本完整的功能。多個(gè)芯片縱向多層的堆疊，面積不隨內(nèi)容的增加而增大，而是增加堆疊的高度，充分的利用了空間。堆疊芯片之間的距離是數(shù)十微米，布線延遲和信號(hào)衰減等問(wèn)題也同時(shí)被解決。在功能不同或工藝有差別的芯片按特定的規(guī)則生產(chǎn)出來(lái)后，將這些芯片以堆疊的形式裝配，以有線或無(wú)線的方式實(shí)現(xiàn)芯片間的互連，使之形成一個(gè)三維結(jié)構(gòu)的系統(tǒng)。不需要對(duì)單個(gè)芯片進(jìn)行重新設(shè)計(jì)，可以容易的擴(kuò)展和改變系統(tǒng)，因此適用于更廣泛的需求。
系統(tǒng)級(jí)封裝是異構(gòu)集成的一種具體表現(xiàn)， 不用考慮兼顧各芯片的工藝技術(shù)，涉及將多個(gè)芯片（如無(wú)源和有源元件、存儲(chǔ)器、 傳感器和天線）集成到一個(gè)封裝基板中，而不是作為獨(dú)立的芯片組裝到印刷電路板上。三維封裝依靠平面和縱向互連網(wǎng)絡(luò)來(lái)實(shí)現(xiàn)各功能有源芯片和無(wú)源電路的交互。
上圖展示了幾類常見互連堆疊技術(shù)。
圖(a)所示的2-D先進(jìn)封裝涉及將兩個(gè)以上的芯片直接集成在封裝基板上，可以將其視為印制電路板(Printed Circuit Board, PCB)的微型版本。與傳統(tǒng)的2-D不同，扇出/扇入型晶圓級(jí)封裝和高密度引線鍵合技術(shù)常被采用。
在具有精細(xì)金屬線寬和間距的薄膜層之間設(shè)計(jì)超高 密度再分布層(Re-Distribution Layer, RDL)的封裝被稱為?2.1-D?先進(jìn)封裝 ，如圖(b)。在該方案中，高密度布線仍然需要在有機(jī)襯底上制造，這限制了可實(shí)現(xiàn)的I/O?密度和小間距尺寸。為實(shí)現(xiàn)更高密度的集成，縱向的互連是必要的。
2.5-D先進(jìn)封裝的技術(shù)路線包括圖(c)所示的轉(zhuǎn)接板互連IC與載板的形式，和圖(d)所示的埋置硅橋策略。
硅基3-D先進(jìn)封裝技術(shù)利用轉(zhuǎn)接板同時(shí)作為有源IC和垂直互連的作用，形成多個(gè)半導(dǎo)體芯片堆疊，再通過(guò)微組裝和RDL與互連轉(zhuǎn)接板集成。如圖(e)所示，3-D封裝通常用于在處理器頂部堆疊存儲(chǔ)器或集成模擬和數(shù)字IC。
由此可見，轉(zhuǎn)接板是實(shí)現(xiàn)高密度系統(tǒng)級(jí)封裝的核心電子材料。
(2)3D封裝中的互連技術(shù)
在三維堆疊芯片封裝技術(shù)中，芯片間的互連技術(shù)是影響芯片間通信質(zhì)量、甚至整個(gè)系統(tǒng)性能的關(guān)鍵因素。如何將堆疊的芯片高效的、穩(wěn)定的連接起來(lái)，是目前最需要研究問(wèn)題。
目前存在的互連方式有線互連和無(wú)線互連兩類。無(wú)線互連主要有電容耦合互連和電感耦合互連。
(a)電容耦合互連
電容耦合互連的結(jié)構(gòu)如圖(c)所示。兩塊芯片面對(duì)面堆疊放置，在需要互連的位置，兩塊芯片上都設(shè)有金屬極板。兩塊極板在垂直方向上對(duì)齊，并且充分地接近，在介質(zhì)層的作用下就形成了一個(gè)耦合的電容，交變信號(hào)就可以通過(guò)電容的兩極板傳輸。這種互連仍需要芯片面對(duì)面的放置，類似于Micro-Bump互連，所以也只限于兩層芯片的互連。而且，該互連的收發(fā)電路是電壓驅(qū)動(dòng)的，對(duì)工作電壓較高的要求，并不兼容所有的工藝。另外，構(gòu)成電容極板的片上金屬面積往往要設(shè)計(jì)得較大，可使用的通道個(gè)數(shù)也有限。
(b)電感耦合互連
電感耦合互連的結(jié)構(gòu)如圖(d)所示。多層電感堆疊放置，每層芯片都在互連通道區(qū)域內(nèi)設(shè)置片上金屬電感，上下層電感垂直方向上對(duì)齊。變化的電流通過(guò)電感時(shí)，引起磁場(chǎng)的變化，該變化在臨近的電感上產(chǎn)生對(duì)應(yīng)的感應(yīng)電流，這樣就完成了信號(hào)的傳輸。這種互連對(duì)芯片的朝向沒有要求，所以可以多層芯片堆疊。由于其收發(fā)電路是由電流驅(qū)動(dòng)的，對(duì)工作電壓的需求很低，所以可以兼容大部分的工藝。而且它無(wú)需ESD保護(hù)電路，降低了面積和設(shè)計(jì)復(fù)雜度。
有線互連主要有傳統(tǒng)的引線互連、Micro-Pump互連和硅通孔（TSV，through silicon via）互連三種形式。
(c)引線互連
即傳統(tǒng)的芯片引線技術(shù)。每個(gè)芯片都留有金屬焊盤（Pad），金屬線通過(guò)焊接（Bonding） 與Pad相連，然后引出到底板上。
堆疊的芯片相互之間沒有直接的互連，它們的連接在底板上實(shí)現(xiàn)。由于技術(shù)成熟，所以是低成本構(gòu)建SiP的主流方式。但是，由于芯片上可用Pad?的個(gè)數(shù)有限，因此互連通道的帶寬受到限制；而且芯片間沒有直接的互連，而金屬線互連的距離較大，芯片間的通信速度也較慢。
(d) Micro-Pump互連
如圖(a)所示，兩塊芯片面對(duì)面堆疊，下層芯片正面朝上，上層芯片正面朝下。
在對(duì)應(yīng)的位置開好Pad窗口，上下層的窗口對(duì)準(zhǔn)，在下層Pad上打好微熔球焊，然后按壓上層芯片完成鍵合。這種互連方式大幅度縮短了芯片之間的通信距離，使通信速率加快；而且可以利用到芯片中間的面積，使互連通道密度可以做得比較大。明顯的缺點(diǎn)是只限于兩顆芯片的堆疊。
(e) TSV與TGV互連
TSV互連如圖(b)，多片晶圓堆疊在一起，利用深蝕刻工藝技術(shù)制作深孔穿透硅片，在通孔內(nèi)填滿金屬，這樣就使上下層芯片之間形成直接的連接。可以連接兩張以上的芯片，每個(gè)通孔的面積在15μm2左右，可以構(gòu)建高密度的接口。
轉(zhuǎn)接板形式的通孔技術(shù)是最有前景的互連方案之一，已成為全球先進(jìn)封裝的研究熱點(diǎn)。以硅為介質(zhì)的縱向互連技術(shù)除了能縮短互連路徑、提高信號(hào)傳輸質(zhì)量外，還能顯著減小封裝尺寸、實(shí)現(xiàn)高互連密度和低功耗。
然而，硅本身為半導(dǎo)體，在某些應(yīng)用場(chǎng)景中會(huì)導(dǎo)致更高的工藝難度和制造成本，甚至?xí)档推骷阅埽?/p>
1）在射頻領(lǐng)域，硅通孔(Through Silicon Via, TSV)通常在成型后再制備一層氧化物絕緣層 和擴(kuò)散阻擋層，增加了工藝的復(fù)雜性；
2）硅的半導(dǎo)體特性所產(chǎn)生的金屬-氧化物半導(dǎo)體(MOS)效應(yīng)會(huì)積累電荷，不可避免地增加寄生電容，導(dǎo)致?lián)p耗增加。
相對(duì)地，玻璃通孔(Through Glass Via, TGV)憑借其電氣絕緣特性和高密度成孔能力被認(rèn)為 是必不可少的傳輸組件，已成為推動(dòng)三維集成電路、微波器件和先進(jìn)封裝蓬勃發(fā)展的重要途徑。
基于TGV的集成策略無(wú)需在孔內(nèi)預(yù)先制備電隔離層，且可采用面板級(jí)工藝制造，可顯著降低開發(fā)周期和成本。
與低溫共燒陶瓷(Low Temperature Co-fired Ceramic, LTCC)和PCB基板相比，玻璃基轉(zhuǎn)接板在集成密度、精度、加工效率和工藝兼容性方面也更具有競(jìng)爭(zhēng)力。
此外，玻璃可通過(guò)調(diào)節(jié)材料組分實(shí)現(xiàn)介電常數(shù)、熱膨脹系數(shù)(Coefficient of Thermal Expansion, CTE)和損耗角等材料特性的定制化。
（3）TGV封裝技術(shù)應(yīng)用
TGV已成為學(xué)術(shù)界和工業(yè)界的研究熱點(diǎn)。英特爾在2023年9宣布推出業(yè)界首批用于下一代先進(jìn)封裝的玻璃基板，計(jì)劃于2026年到2030年實(shí)現(xiàn)量產(chǎn)。
這一突破性策略將使封裝中晶體管的集成規(guī)模不斷擴(kuò)大，并推動(dòng)超越摩爾技術(shù)路線的發(fā)展，從而實(shí)現(xiàn)以數(shù)據(jù)為中心的應(yīng)用。
這一消息引爆了TGV這一新興的集成方案。工業(yè)界認(rèn)為，與當(dāng)今的有機(jī)基板相比，玻璃具有獨(dú)特的材料屬性優(yōu)勢(shì)，如超低平面度、更優(yōu)的熱穩(wěn)定性、更佳的機(jī)械穩(wěn)定性。玻璃的精細(xì)結(jié)構(gòu)化能力具備實(shí)現(xiàn)超高互連密度的潛力。
這些優(yōu)勢(shì)將使封裝工程師能夠?yàn)閿?shù)據(jù)密集型應(yīng)用構(gòu)建高密度、高性能的系統(tǒng)封裝，同時(shí)可實(shí)現(xiàn)以更低的功率完成所需的高速信號(hào)傳輸。
除英特爾外，玻璃制造巨頭康寧利用其扎根玻璃行業(yè)多年的優(yōu)勢(shì)，擬推出應(yīng)用于芯片先進(jìn)封裝的玻璃芯。
2023年，三星電機(jī)宣布建設(shè)玻璃基板封裝生產(chǎn)線，有望在2026推出玻璃基相關(guān)的商業(yè)化產(chǎn)品。
日本DNP將2027年作為實(shí)現(xiàn)量產(chǎn)化玻璃封裝基板的時(shí)間節(jié)點(diǎn)。
此外，AI芯片巨頭英偉達(dá)計(jì)劃于2026年推出玻璃基扇出型封裝，并有望在GB200中引入這一技術(shù)方案。
最近，韓國(guó)SK集團(tuán)在美國(guó)佐治亞州的玻璃基半導(dǎo)體封裝廠?Absolics?即將完成量產(chǎn)前的準(zhǔn)備工作。
顯然，玻璃基封裝已成為行業(yè)風(fēng)口。同時(shí)國(guó)內(nèi)產(chǎn)業(yè)紛紛響應(yīng)，掀起玻璃基封裝熱潮，并且已經(jīng)具備不弱于國(guó)外的技術(shù)能力，這有望助力我國(guó)芯片封裝制造實(shí)現(xiàn)“彎道超車”。
因此，玻璃作為轉(zhuǎn)接板或載板實(shí)現(xiàn)無(wú)源組件和有源芯片的互連集成已是業(yè)界公認(rèn)的最具前景的技術(shù)方案之一。而在這質(zhì)變的過(guò)程中，玻璃轉(zhuǎn)接板的關(guān)鍵制造技術(shù)和玻璃基集成無(wú)源器件是關(guān)鍵一環(huán)。
好了，關(guān)于芯片先進(jìn)封裝的技術(shù)就介紹到這兒，歡迎關(guān)注《半導(dǎo)體全解》，帶你了解更多半導(dǎo)體技術(shù)！
參考文獻(xiàn)：
(1)李文磊 玻璃通孔的結(jié)構(gòu)控制方法及電磁特性研究[D].
(2)朱偉軍 三維集成電路中硅通孔電源分配網(wǎng)絡(luò)分析與設(shè)計(jì)[D].
(3)張力 三維芯片堆疊封裝中的電感耦合互連技術(shù)研究[D].
