網(wǎng)絡(luò)課程《數(shù)字集成電路靜態(tài)時(shí)序分析基礎(chǔ)》的筆記

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建立時(shí)間和保持時(shí)間檢查

建立時(shí)間檢查

最常見的路徑：CK-D。

區(qū)分 launch clk 和 capture clk

建立時(shí)間檢查表達(dá)式：

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ck to d

下面是一個(gè) timing report，起點(diǎn)是 UFF0，終點(diǎn)是 UFF1，path group 是按照終點(diǎn)時(shí)鐘分類的，所以是 CLKM。path type max 代表檢查最大的路徑延遲，point 表示途徑點(diǎn)，incr 代表經(jīng)過這個(gè)點(diǎn)的增量，path 代表累計(jì)延遲。r 和 f 代表 rise 和 fall。

data arrival time 代表總延遲，這是一個(gè) launch path 的報(bào)告。

下面的是一個(gè) capture path 的報(bào)告，首先經(jīng)過時(shí)鐘周期，時(shí)鐘網(wǎng)絡(luò)理想，建立時(shí)間 0.04，時(shí)鐘誤差 0.3，uncertainty 為了讓建立時(shí)間檢查更加嚴(yán)苛。最終得到一個(gè) data required time，數(shù)據(jù)要求到達(dá)時(shí)間，必須要此之前，要求 slack>=0，才算是時(shí)序滿足要求。

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input port to flip-flop

時(shí)序檢查之前，由于外部沒有時(shí)鐘設(shè)定，要先設(shè)定虛擬時(shí)鐘

時(shí)序報(bào)告如下

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flipflop to output

要額外設(shè)定 load 約束

同樣設(shè)定了虛擬時(shí)鐘

時(shí)序報(bào)告，注意 path group 是虛擬時(shí)鐘，按照終點(diǎn)時(shí)鐘分類。

launch path，output delay 不在這里

captured path，output delay 在這里，這里的 5.1 包含了 setup time，所以要放在 captured path 這里。

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input to output

時(shí)序報(bào)告：

這樣時(shí)序不滿足，需要修改

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保持時(shí)間檢查

與建立時(shí)間一致，通過 launch path 和 captured path 進(jìn)行檢查

但是存在一些區(qū)別，保持時(shí)間是在 launch flip-flop 和 captured flip-flop 的同一個(gè)時(shí)鐘邊沿進(jìn)行檢查，因此保持時(shí)間檢查與時(shí)鐘周期無關(guān)。

路徑分析

保持時(shí)間檢查

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reg to reg

保持時(shí)間檢查要使用 min delay 進(jìn)行檢查

一個(gè)保持時(shí)間檢查報(bào)告，launch path

capture path

要求 required time

與 setup time 的區(qū)別

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input to reg

時(shí)序報(bào)告

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reg to output

時(shí)序報(bào)告

依然沒有 hold time，全部算在 output delay 里

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input to output

外加約束

時(shí)序報(bào)告

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總結(jié)

建立時(shí)間檢查

保持時(shí)間檢查

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