芯耀
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近日，SEMI發(fā)布了一組有關(guān)半導(dǎo)體設(shè)備銷售額的統(tǒng)計(jì)數(shù)據(jù)和預(yù)測：“預(yù)計(jì)2021年原始設(shè)備制造商總銷售額將突破1000 億美元大關(guān)，達(dá)到1030億美元，比2020年的行業(yè)紀(jì)錄（710億美元）增加44.7%，到2022年全球半導(dǎo)體設(shè)備市場將擴(kuò)大到1140億美元。”這組數(shù)據(jù)表明，這兩年的缺芯大環(huán)境帶來了晶圓廠的短時(shí)急劇擴(kuò)張，半導(dǎo)體設(shè)備總需求量也隨之增加。
通常，半導(dǎo)體設(shè)備根據(jù)所處的半導(dǎo)體工藝環(huán)節(jié)的不同可分為前道（晶圓廠）和后道（組裝/封裝和測試），今天我們就來聊聊處在后道的ATE測試設(shè)備在芯片制程不斷走向先進(jìn)節(jié)點(diǎn)中的突破與改變。
圖 | 半導(dǎo)體測試設(shè)備在制程前進(jìn)下的三個(gè)階段
? 1990-2000：功能性時(shí)代
上世紀(jì)90年代，當(dāng)時(shí)主流的芯片制程是0.35μm和0.13μm，這個(gè)時(shí)候隨著CMOS工藝的蓬勃發(fā)展，通過集成模擬功能、數(shù)據(jù)接口等，SoC芯片的功能越來越強(qiáng)大。原先老的測試平臺開始不能滿足這種新生的模擬和高速接口測試的需求，于是ATE測試機(jī)開始了功能性的擴(kuò)展，我們稱這個(gè)時(shí)代為“功能性時(shí)代”。
? 2000-2015：資本效率時(shí)代
到了2000-2015年，芯片制程開始從0.13μm向90nm、65nm、28nm和14nm演進(jìn)，芯片尺寸越來越小，芯片上面晶體管的集成度越來越高，為了適應(yīng)這一變化，芯片對于測試專門設(shè)計(jì)，ATE測試機(jī)開始加強(qiáng)自身的標(biāo)準(zhǔn)化接口和DFT測試能力，從而滿足SCAN掃描測試、BIST測試、標(biāo)準(zhǔn)化接口測試的需求。
此外，隨著芯片規(guī)模的日趨變大，測試時(shí)間開始拉長，測試的成本在整個(gè)芯片售價(jià)之中的比例越來越高，一次只能測1顆芯片的單工位測試變成了芯片成本下降的阻力。于是ATE測試機(jī)不得不增加板卡上面集成的通道，增強(qiáng)自身的同測能力，從起先的單工位增加至2工位、4工位和8工位，我們稱這個(gè)時(shí)代為“資本效率時(shí)代”。
? 2015-2025：復(fù)雜性時(shí)代
2015年之后，尤其是2020年前后，芯片制程進(jìn)入5nm，甚至2-3nm節(jié)點(diǎn)，這個(gè)時(shí)候情況又開始輪回，晶體管數(shù)量的增長超過本身可測試設(shè)計(jì)的技術(shù)。此外，機(jī)臺多工位測試也不可能無限次增加。而與之形成矛盾的是，芯片的生命周期卻越來越短，消費(fèi)類芯片從原來的2-3年變更為1年，AI芯片和AP高復(fù)雜度芯片開始逐年迭代，不同的領(lǐng)域要求ATE測試機(jī)作出不同復(fù)雜性的調(diào)整，我們稱這個(gè)時(shí)代為“復(fù)雜性時(shí)代”。
復(fù)雜性時(shí)代面臨“測試時(shí)間和良率”的雙重挑戰(zhàn)
隨著先進(jìn)工藝的演進(jìn)，晶體管數(shù)量急劇增加，如果測試要覆蓋到每個(gè)晶體管的話，芯片測試時(shí)間就會相應(yīng)增加。測試時(shí)間增加根據(jù)芯片類型大概可分成兩類：
第一類是處理器級別的大數(shù)字芯片，比如DPU，它的最大測試時(shí)間來自于Scan和BIST測試，與2015年相比，現(xiàn)在同樣測試下的測試時(shí)間是當(dāng)時(shí)的2.5倍，未來可能是3倍。
第二類是模擬和射頻芯片，它的最大測試時(shí)間來自于模擬測試和Trim測試，Trim測試就是在測試之前內(nèi)部需要先做trim調(diào)整，調(diào)整完之后再對芯片進(jìn)行測試，這是額外的時(shí)間支出。
圖 | 先進(jìn)工藝帶來了良率問題
除了時(shí)間成本的增加以外，先進(jìn)工藝還會帶來Wafer yield的挑戰(zhàn)。當(dāng)工藝尺寸不斷縮減，初次yield對于wafer來說是不斷下降的。此外，隨著芯片的復(fù)雜化，每顆芯片的Die size不斷增加，失效的概率也隨之增加。當(dāng)這兩個(gè)因素一迭加，以800 mm²的die size wafer為例，初次yield不到10%。
但當(dāng)我們從需求面去看時(shí)，卻是截然相反的。眾所周知，消費(fèi)類芯片對失效率的容忍度是最高的，每百萬顆芯片里面大概可以有100顆失效，也就是100個(gè)DPM。但是，從2020年開始有一個(gè)趨勢，越來越多的消費(fèi)類芯片被用到汽車?yán)锩嫒?，一旦進(jìn)入汽車場景，對于失效率的要求就會指數(shù)型增加，直接掉到10個(gè)DPM以下，甚至有些場景要求1個(gè)DPM。
這兩種看似截然不同的趨勢，實(shí)則告訴我們的是同一個(gè)需求，那就是ATE測試機(jī)一定要“測得準(zhǔn)”。
“工位多”、“測得快” “測得準(zhǔn)”，如何保障？
在半導(dǎo)體測試行業(yè)的人對泰瑞達(dá)的ATE設(shè)備肯定不陌生，比如測試偏簡單芯片的低成本解決方案J750，測試復(fù)雜SoC芯片的UltraFLEX和UltraFLEXplus，以及測試功率半導(dǎo)體芯片的Eagle平臺。值得一提的是，無論是J750、UltraFLEX還是UltraFLEXplus，用的都是同一套軟件IG-XL。不同測試平臺采用同一款軟件的好處是在測試程序上可以做到兼容，對于熟悉某一種平臺的工程師來說，不需要花費(fèi)額外的時(shí)間熟悉一套新的套軟件，提升了工作效率。
下面具體介紹一下UltraFLEXPlus。
得益于獨(dú)創(chuàng)的PACE總線架構(gòu)，UltraFLEXPlus與UltraFLEX對比，以純數(shù)字芯片為例，單工位測試效率可以提升10-15%之間不等，且在這種架構(gòu)下的每塊板卡都是模塊化、可升級的。
圖 | PACE架構(gòu)下的算力下放
那什么是PACE架構(gòu)呢？簡單的理解就是分布式計(jì)算控制下的算力下放，在原來的控制結(jié)構(gòu)下，每塊板卡的測量測試、計(jì)算、數(shù)據(jù)結(jié)果的傳送都是是通過中間的工作站主控電腦來完成的，工作負(fù)重大。而對于新的PACE架構(gòu)來說，依然有一臺主控電腦，但是會把真正的板卡控制全部下放到每塊板卡上面，因?yàn)槊繅K板卡上面都有自己獨(dú)立的CPU，在這上面可以完成所有指令的運(yùn)行，最終只要通過RESULTS BUS傳回主控電腦就可以了。根據(jù)統(tǒng)計(jì)，如果同時(shí)配合IG-XL軟件，可以使工程開發(fā)時(shí)間從原來100%變成80%。
圖 | 接口板的Broadside設(shè)計(jì)
此外，UltraFLEXplus還通過Broadside設(shè)計(jì)，在做大接口板應(yīng)用區(qū)域面積的同時(shí)，由于采用了完全對稱的Layout布局，減少了繞線的幾率，PCB層數(shù)可以從60-70層降到50層左右，降低了加工難度，減少了失效率，保障了信號完整性和電源功率完整性，從而支持更多工位的同測。
值得一提的是，這個(gè)芯片測試接口板是根據(jù)每個(gè)芯片同測數(shù)需求專門設(shè)計(jì)的，因?yàn)樾酒枰臄?shù)字通道、電源功率大小都是不一樣的，所以屬于專板專用。
總之，從上一代板卡UltraFLEX到新一代板卡UltraFLEXplus，無論是數(shù)據(jù)率，測量精準(zhǔn)度，各方面指標(biāo)都有極大的提升。
圖 | UltraFLEXplus Q6、Q12和Q24選擇參考
事實(shí)上，UltraFLEXplus根據(jù)最多容納的數(shù)字通道的不同，可以分為Q6、Q12和Q24，這個(gè)數(shù)字代表的是卡槽數(shù)量，和同測能力線性相關(guān)。根據(jù)測試需求的不同，可以選擇對應(yīng)的ATE測試機(jī)臺，比如AI、FPGA，測試芯片一般選用Q6就足夠了，因?yàn)榱繘]那么大，同測數(shù)要求不高；相對的，PMIC、MCU、AP手機(jī)處理器和簡單數(shù)字芯片的同測數(shù)就更多一些，通常需要用到Q12；而對于5nm，甚至下一代2-3nm工藝的AP手機(jī)處理器來說，管腳會更多，如果要做到12-16工位同測，可能就要用到Q24。
