芯耀
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文︱BRIAN BAILEY
來源︱Semiconductor Engineering
編譯 | 編輯部
長期以來，IP設計市場日新月異，新興技術的演進與迭代不斷加速，異構集成與Chiplet逐漸成為全新的行業(yè)發(fā)展方向。與此同時，新技術的出現(xiàn)也為行業(yè)帶來了全新的挑戰(zhàn)。對于企業(yè)而言，若想要在這一領域獲得市場主導權，就必須更加靈活高效，引入更多潛在標準，并對各種形式的集成深度探索，以滿足復雜多變的市場需求。
從市場的角度來看，兩大領域分類對技術的要求各不相同。首先，對SoC進行分解，并利用多種制造技術完善功能模塊性能。其次，可以將外購的Chiplet集成至一個封裝內(nèi)，而不是將這些功能集成到電路板上。
SoC分解
雖然摩爾定律在技術意義上仍在延續(xù)，但其經(jīng)濟意義已經(jīng)逐漸衰退。鑒于此，業(yè)界正全力探索延續(xù)摩爾定律的可能性，包括將功能分散到多個芯片上，然后在封裝上集成這些芯片。
這可能會讓AI加速器架構更具可擴展性，其中處理模組不再受限于標線大小。“為什么要拆分SoC？”Synopsys產(chǎn)品營銷總監(jiān)Mick Posner表示。“或許是裸晶片尺寸達到了理論極限，或許是想要擴展處理器單元或AI單元。這就需要將更成熟的技術應用于部分設計中。所有這些可能性都為全新IP設計帶來了巨大的潛在機遇。從根本上說，只需設置額外的接口將其連接起來。”
這些接口將影響功耗和性能。“異構集成允許公司集成標線尺寸不一的設備，但如果可以在單個芯片中做到這一點，那么肯定會獲得最高的性能和最低的功耗。”西門子EDA高級封裝解決方案總監(jiān)Tony Mastroianni表示。“但你只能走這么遠。一旦你擊中了光罩大小，你就擊中了它。如果你看看一個AI處理器，那些通常通過有多個芯片連接到電路板來擴展。這些電路板連接需要長距離的SerDes。一個有趣的建筑是有瓷磚。它們可能是光罩大小，您可以構建這些陣列，而不是在電路板上，而是在大型轉(zhuǎn)接板上構建這些陣列。一些有機轉(zhuǎn)接板技術允許更高水平的集成。”
雖然這些圖塊今天可能安裝在轉(zhuǎn)接板上，但將來它們可能是3D圖塊。“一個廣泛的異構集成生態(tài)系統(tǒng)將使摩爾定律回到正軌，同時提高靈活性和產(chǎn)量，”Fraunhofer IIS自適應系統(tǒng)工程部高級混合信號自動化集團經(jīng)理Benjamin Prautsch表示。“從這個意義上說，IP優(yōu)化和定制并不一定相互矛盾。但重點將更多地轉(zhuǎn)移到封裝設計層面，以及接口的標準化。后者可能需要在明確定義的限制內(nèi)具有靈活性，這將推動新的EDA方法，特別是編程生成器方法，以便快速開發(fā)接口IP。”
雖然一些接口標準正在出現(xiàn)，但很明顯，還需要更多標準。“許多Chiplet標準、通信協(xié)議和圍繞這些標準的IP，如UCIe，都是為了從芯片到芯片（D2D）的同質(zhì)、高帶寬速度和饋電，”在Movellus負責技術營銷和品牌增長的Aakash Jani表示。“隨著時間的推移，我們將開始看到更多的異構設計。并非所有內(nèi)核都需要從芯片到芯片的高帶寬通信。有些可能只需要較低的帶寬。我們還必須了解這些通信協(xié)議中的開銷，因為面積和功率開銷的最大貢獻者之一是時鐘轉(zhuǎn)發(fā)協(xié)議。隨著IP公司開始走上這條道路，我們需要開始消除這些障礙，使D2D通信更節(jié)能，更省區(qū)域。然后，我們可以開始支持這些低帶寬、低功耗、異構的Chiplet通信協(xié)議。”
雖然組件在板級的連接方式有限，但這些限制在SoC世界中已經(jīng)被駁回。“在任何給定的SoC上，甚至在具有多個芯片的異構計算之前，即使對于普通的單片芯片，客戶通常也會做許多互連實例，”Arteris IP首席營銷官Michal Siwinski表示。“過去的舊概念是1個芯片，1個互連?，F(xiàn)在情況已不再如此。即使在劃分為多個Chiplet之前，SoC的平均互連也在5到7個互連之間。某些芯片可能有 20 或 30 個互連。因此，任何芯片上都有很多連接。帶有Chiplet的異構計算和D2D連接基本上增加了一個額外的連接層。”
Chiplet集成
Chiplet是一種預先設計、預先制造，且可以集成到封裝中的裸晶片。“Chiplet在許多不同的應用中已經(jīng)存在了很多年，但我們正處于一個轉(zhuǎn)折點，”Arm基礎設施業(yè)務線產(chǎn)品管理高級總監(jiān)Jeff Defilippi表示。“Chiplet可以通過超出光刻機處理的最小尺寸擴展來提高性能，同時仍然能夠管理芯片成本。摩爾定律的放緩已經(jīng)在業(yè)界討論了一段時間，雖然先進制程節(jié)點（5nm及以下）可為邏輯提供優(yōu)勢，但片上系統(tǒng)（SoC）的I/O和內(nèi)存組件的擴展速度已經(jīng)明顯放緩，這意味著更高的成本和更低的收益。整個行業(yè)都在創(chuàng)新和標準化方面持續(xù)投資，這些投入都將轉(zhuǎn)化為更高的性能、更低的成本以及更廣泛的應用。Arm期待看到一系列定制和標準化的實現(xiàn)，同時也期待利用Chiplet技術創(chuàng)造的全新性能點和獨特的SoC產(chǎn)品。”
這就是分歧開始的地方。SoC能否負擔得起固定功能部件？“當你有預制的Chiplet時，你會被鎖定在這些設計規(guī)范中，靈活性就會降低，”Movellus的Jani表示。“你也被迫使用重型接口。垂直整合的公司可能會發(fā)現(xiàn)，使用簡單的D2D通信協(xié)議可以削減大量開銷，從而更容易、更節(jié)能、更省空間。UCIe的整個想法是為那些將要采購這些預制件，然后將其發(fā)送到封裝廠將其組裝在一起的公司創(chuàng)建這種標準化。”
但它們確實提供了其他形式的靈活性和效率。“隨著Chiplet模式被廣泛采用，并且價格越來越實惠，它將重振IP業(yè)務，”Mixel創(chuàng)始人兼首席執(zhí)行官Ashraf Takla表示。“Chiplet可更為靈活地為IP選擇最佳工藝，而不必將IP移植到最適合客戶IC的特定工藝技術。如果單個Chiplet標準成為明顯的贏家，作為Chiplet商品化的部分IP技術將逐漸成熟，其中包括橋式Chiplet。”
目前尚不清楚該平衡點將在哪里。“對于客戶而言，擁有一個Chiplet市場的夢想并進軍，發(fā)現(xiàn)一塊準備就緒的芯片是有吸引力的，”Synopsys的Posner表示。“它已經(jīng)過硅驗證。這是一個已知的好裸晶片。然后，所需要的只是不同塊的封裝。阿喀琉斯之踵是Chiplet芯片，它是固定的，它的功能是已被定義好的，但這并不妨礙它需要優(yōu)化。擁有可用IP市場的夢想將因不通用而陷入困境。”
在某些領域，這些優(yōu)勢相當明顯。“有可能將迄今為止不切實際的功能合并到一個獨立封裝中，”Synopsys的DesignWare IP解決方案營銷經(jīng)理Scott Durrant表示。“像一個芯片上的邏輯和存儲器，或者像電氣設備一樣在同一芯片上的模擬或光子電路，這些都是不切實際的。有了Chiplet概念，將這些東西放在一個獨立封裝中成為可能，看看行業(yè)在哪里抓住這個機會將是很有趣的。我們將能夠在一個獨立封裝中放入一些有趣的解決方案，而這些解決方案在過去無法簡明扼要或緊湊地提供。”
對于上市時間至關重要的公司，或者他們需要快速構建具有定義功能的芯片的公司，Chiplet可能正是他們需要的。“引入預先驗證的模塊的想法確實有助于加快設計速度，”Imperas Software的創(chuàng)始人兼首席執(zhí)行官Simon Davidmann表示。“一些聰明的人可以制造出非常好的芯片，然后把它們授權給你，當你將其連接在一起時，它們就會起作用。通過這種方式，公司可以獲得利益，因為IP業(yè)務的一大好處是它經(jīng)過驗證并且有效。您所要做的就是集成測試。”
對于今天作為硬IP塊交付的某些塊，它們可能沒有什么區(qū)別。“我確實看到了一個廣泛的基礎，他們對使用不同組件的獨立封裝構建系統(tǒng)非常感興趣，”西門子的Mastroianni表示。“SerDes就是一個很好的例子?？赡苄枰浅８叩膸?，128 gig SerDes，但這是一個昂貴的IP，它將決定一個非常昂貴的技術節(jié)點。如果需要高速帶寬，并且如果Chiplet可用，這將為許多客戶打開這種方法的市場。”
毫無疑問，這個行業(yè)離今天的完全標準化還有很長的路要走。“必須考慮Chiplet身份驗證和潛在的數(shù)據(jù)路徑加密，”Posner表示。“Chiplet必須具有分層可測試性，已知良好的芯片測試和維修，PVT傳感器的生命周期管理以及圍繞這些的基礎設施。然后沒有一種類型的包裝技術。有先進的轉(zhuǎn)接板和有機底物。您需要的是一個可定制的Chiplet解決方案。”
Mastroianni提出了一種可能性。“也許他們走了一段路。他們沒有提供芯片，而是有一個貼出并準備就緒的GDS，他們只會許可該GDS。然后，集成商可以進行制造。這是他們需要做出的決定，而且可能是量驅(qū)動的。如果存在大批量零件，他們可能會更傾向于每件型號，而不是前期許可費，或者可能會有版稅的運行率。這些商業(yè)模式真的會是新的，他們必須仔細考慮這一點。”
模型
然而，功能都是封裝并交付的，無論是從第三方供應商還是在公司內(nèi)部重用，都將需要一組新的模型來封裝和抽象Chiplet。“客戶正在尋求更好的IP封裝和集成工具，”Agnisys創(chuàng)始人兼首席執(zhí)行官Anupam Bakshi表示。“不幸的是，許多商業(yè)IP供應商沒有提供足夠詳細的模型。我們正與國內(nèi)外IP團隊合作，力求開發(fā)出更好的設計和封裝模型。”
已有標準組織正在研究這個問題。“Chiplet Design Exchange（CDX）是ODSA下的一個工作組，該小組的章程是提出一套標準化模型來支持生態(tài)系統(tǒng)以及工作流程，”Mastroianni表示。“CDX定義了與這些Chiplet一起交付的模型，以支持系統(tǒng)集成商。盡管這感覺是合理的，但這需要很多額外的工作。除了進入硅業(yè)務外，還必須創(chuàng)建這些模型。這需要著重考慮投資回報率，以確定這是否真正值得去投入。但不管它是不是現(xiàn)成的Chiplet，如果你正在研發(fā)異構集成，仍然需要所有這些視圖。”
圖：Chiplet價值鏈（圖源：ODSA）
UCIe是最新宣布的Chiplet互連標準。“如果你看看UCI在其1.0規(guī)范中的內(nèi)容，就不難發(fā)現(xiàn)這是市場上最全面的規(guī)范，”Posner指出。“該規(guī)范涵蓋了大多數(shù)設計所需的全部數(shù)據(jù)速率，為原始流的延遲優(yōu)化提供了多個協(xié)議級別，而且還增加了更高級別的PCIe、CXL，或者位于原始接口之上的任何其他協(xié)議。有些主題剛剛被標記為UCIe 2.0。例如，UCI主要面向2.5D中介層和有機基底，不過這并不包括3D。用于認證芯片的安全功能被視為UCI 2.0。我們可以期待該規(guī)范的快速發(fā)展。”
D2D互連還有許多其他標準。“D2D接口在很大程度上包括這些并行接口以及AIB、BoW和UCIe，”Mastroianni認為。“D2D接口擁有多種協(xié)議，HBI是另一種可用的協(xié)議。如果我們能夠收斂于一個協(xié)議，那就太好了，但是對于那些實際上并沒有推動性能提升的應用程序，可能需要不太復雜和成本更低的協(xié)議。此外，還可以使用可在許多工藝技術中實現(xiàn)的短距離XSR或USR（超短距離或極短距離）SerDes。XSR PHY的成本要低得多，而且不會規(guī)定將三到五納米工藝用于定制設計。”
結論
從標準方面來看，哪一個標準能夠發(fā)揮最大效果，形成完整完善的產(chǎn)業(yè)生態(tài)系統(tǒng)，推動芯片設計行業(yè)不斷發(fā)展，仍需要時間來證明。
“也許是UCIe，也許是CXL，也許會出現(xiàn)其他標準，”Arteris的Siwinski表示。“無論哪種標準最終取得勝利，都不是問題的關鍵。最重要的是能夠找到這種正確的標準，讓設計人員能夠?qū)⒙憔p合在一起，最終得到一個幾乎同質(zhì)的異構系統(tǒng)。對于從業(yè)者而言，對于整體半導體市場而言，這是需要面對的挑戰(zhàn)，更是一個發(fā)展的機遇。”
