60進(jìn)制遞減計(jì)數(shù)器設(shè)計(jì)Verilog代碼ISE仿真

名稱：60進(jìn)制遞減計(jì)數(shù)器設(shè)計(jì)Verilog代碼ISE仿真

軟件：ISE

語言：Verilog

代碼功能：

60進(jìn)制遞減計(jì)數(shù)器，使用開關(guān)控制計(jì)數(shù)器的功能，當(dāng)開關(guān)為1時(shí)，預(yù)置初始值為59，開關(guān)為0時(shí)按時(shí)鐘遞減1，減到0回59。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 原理圖文件

3. 程序代碼

4. UCF文件

5. 工程編譯

6. Testbench

7. 仿真圖

部分代碼展示:

`timescale?1ns?/?1ps
////////////////////////////////////////////////////////////////////////////////
//?Company:?
//?Engineer:
//
//?Create?Date:???23:28:44?12/12/2019
//?Design?Name:???counter60
//?Module?Name:???C:/Users/Administrator/Desktop/N023/counter60/test_bench.v
//?Project?Name:??counter60
//?Target?Device:??
//?Tool?versions:??
//?Description:?
//
//?Verilog?Test?Fixture?created?by?ISE?for?module:?counter60
//
//?Dependencies:
//?
//?Revision:
//?Revision?0.01?-?File?Created
//?Additional?Comments:
//?
////////////////////////////////////////////////////////////////////////////////
module?test_bench;
//?Inputs
reg?clk;
reg?rst;
reg?up;
//?Outputs
wire?[5:0]?cnt;
//?Instantiate?the?Unit?Under?Test?(UUT)
counter_sch?uut?(
.clk(clk),?
.rst(rst),?
.up(up),?
.cnt(cnt)
);