電子計(jì)時(shí)器Verilog代碼遠(yuǎn)程云端平臺(tái)Quartus

名稱：電子計(jì)時(shí)器Verilog代碼遠(yuǎn)程云端平臺(tái)Quartus

軟件：Quartus

語(yǔ)言：Verilog

代碼功能：

電子計(jì)時(shí)器要求：

同時(shí)可以用一個(gè)開關(guān)控制來記錄三組時(shí)間并顯示；

三組記錄時(shí)間通過各自的開關(guān)可以控制其暫停和開始；

數(shù)碼管顯示計(jì)時(shí)時(shí)間。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在遠(yuǎn)程云端平臺(tái)驗(yàn)證，遠(yuǎn)程云端平臺(tái)如下，其他遠(yuǎn)程云端平臺(tái)可以修改管腳適配：

演示視頻：

設(shè)計(jì)文檔：

部分代碼展示:

`timescale?1ns?/?1ps
//////////////////////////////////////////////////////////////////////////////////
//?Company:?
//?Engineer:?
//?
//?Create?Date:?2020/01/04?22:08:34
//?Design?Name:?
//?Module?Name:?single_timer
//?Project?Name:?
//?Target?Devices:?
//?Tool?Versions:?
//?Description:?
//?
//?Dependencies:?
//?
//?Revision:
//?Revision?0.01?-?File?Created
//?Additional?Comments:
//?
//////////////////////////////////////////////////////////////////////////////////
module?single_timer(
input?clk_100HZ,
inputrst_n,
inputtime_ctrl,//高電平保持，低電平計(jì)數(shù)
outputreg?[1:0]time_min_ge,//分鐘個(gè)位
outputreg?[3:0]time_sec_shi,//秒十位
outputreg?[3:0]time_sec_ge,//秒個(gè)位
outputreg?[3:0]time_msec_shi,//毫秒十位
outputreg?[3:0]time_msec_ge//毫秒個(gè)位
????);
reg?[1:0]min;
reg?[5:0]sec;
reg?[6:0]msec;
always@(posedge?clk_100HZ?or?negedge?rst_n)begin
if(!rst_n)begin
min<=0;
sec????<=0;
msec????<=0;
end
else?begin
if(time_ctrl)begin//高電平保持，低電平計(jì)數(shù)
min<=min;
sec????<=sec????;
msec????<=msec????;
end
else?begin
if(msec==99)begin//毫秒
msec<=0;
if(sec==59)begin//秒
sec<=0;
if(min==1)begin//分鐘
min<=0;
end
else?begin
min<=min+1;//分鐘
end
end
else?begin
sec<=sec+1;//秒
end
end
else?begin
msec<=msec+1;//毫秒
end
end
end
end
always@(posedge?clk_100HZ?or?negedge?rst_n)begin
if(!rst_n)begin
time_min_ge<=0;
time_sec_shi<=0;
time_sec_ge<=0;
time_msec_shi<=0;
time_msec_ge<=0;
end
else?begin
time_min_ge<=min;//分鐘個(gè)位
time_sec_shi<=sec/10;//秒十位
time_sec_ge<=sec%10;//秒個(gè)位
time_msec_shi<=msec/10;//毫秒十位
time_msec_ge<=msec%10;//毫秒個(gè)位
end
end
endmodule

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