阻塞賦值

加入交流群
掃碼加入
獲取工程師必備禮包
參與熱點資訊討論

在Verilog HDL的概念中阻塞賦值操作符用等號(即=)表示。在賦值時先計算等號右手部分的值,這時賦值語句不允許任何別的Verilog語句的干擾,直到現(xiàn)行的賦值完成時刻,才允許別的賦值語句的執(zhí)行。

在Verilog HDL的概念中阻塞賦值操作符用等號(即=)表示。在賦值時先計算等號右手部分的值,這時賦值語句不允許任何別的Verilog語句的干擾,直到現(xiàn)行的賦值完成時刻,才允許別的賦值語句的執(zhí)行。收起

查看更多