芯耀
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多年來，2D?NAND 以其最小的工藝尺寸和特征尺寸的逐年降低，一直推動(dòng)著半導(dǎo)體光刻技術(shù)的發(fā)展。隨著其工藝推進(jìn)到十幾納米節(jié)點(diǎn)，每個(gè) cell 單元變得非常小，僅能容納很少的電子，隨著串?dāng)_問題的出現(xiàn)，進(jìn)一步降低其尺寸不僅變得困難，而且缺乏經(jīng)濟(jì)性。
隨著 2D?NAND 技術(shù)問題和困難日益增加，業(yè)界開展了對(duì) 3DNAND 技術(shù)的研究。現(xiàn)在，3D?NAND 產(chǎn)品產(chǎn)量迅速攀升，其位容量已經(jīng)超過了 2D?NAND 產(chǎn)品。本文將研究 3D?NAND 技術(shù)，并比較 3D?NAND 產(chǎn)品和 2D?NAND 產(chǎn)品的成本。
3D?NAND 工藝
在 3D?NAND 技術(shù)領(lǐng)域，東芝和三星是兩個(gè)主要的早期開拓者，他們的工作形成了兩大主流 3D?NAND 技術(shù)。
東芝開發(fā)了一種被稱為位成本可擴(kuò)展（BiCS）的工藝。在這項(xiàng)工藝中，首先，通過沉積氧化物（SiO）和多晶硅（pSi）的交替層來獲得柵級(jí)，然后通過層堆疊并填充氧化物 - 氮化物 - 氧化物（ONO）和多晶硅來形成通道孔。光致抗蝕劑被沉積，并經(jīng)過連續(xù)的蝕刻，最終，光致抗蝕劑蝕刻出互聯(lián)階梯，最終，蝕刻出槽并用氧化物填充。見圖 1 所示。
BiCS 工藝
三星開發(fā)了一種被稱為千兆單元陣列晶體管（TCAT）的替代性工藝。在該工藝中，通過沉積氧化物和氮化物的交替層最后形成柵極。通道在這些交替層中形成，并填充 ONO 和 pSi?；ヂ?lián)階梯的形成過程類似于 BiCS 工藝。最后，向下蝕刻這些層形成槽，并去除氮化物層，然后沉積并向上蝕刻氧化鋁（AlO）、氮化鈦（TiN）和鎢（W），槽內(nèi)最終填充的是 W。見圖 2 所示。
TCAT 工藝
這兩種工藝都能制造出電荷陷阱存儲(chǔ)單元。
從前面的討論和圖中可以看出，BiC 工藝先產(chǎn)生柵極，數(shù)據(jù)單元填充的是 pSi 字線，而 TACT 工藝則是后產(chǎn)生柵極，數(shù)據(jù)單元填充的 W。
長(zhǎng)期以來，業(yè)內(nèi)一直傳聞?wù)f東芝的 BiCS 工藝實(shí)際上沒有成功，他們生產(chǎn)的 3D NAND 器件采用的實(shí)際上是 TCAT 工藝的一個(gè)變種，而東芝仍然大言不慚地稱之為 BiCS。
英特爾 - 美光采用的技術(shù)路線和 BiCS 相似，不過他們采用的是浮動(dòng)?xùn)艠O。
資本支出成本比較
我相信很多人都看過如圖 3 所示的美光的這個(gè)圖，很多人都認(rèn)為 3D NAND 的成本是 2D NAND 的 3 到 5 倍，其實(shí)這個(gè)圖說的根本不是這么一回事兒。它想要表達(dá)的是從一種 2D NAND 轉(zhuǎn)換到 3D NAND 的成本是從一種 2D NAND 轉(zhuǎn)換到另一種 2D NAND 的成本的 3 到 5 倍。
2D NAND 是一種光刻主導(dǎo)的工藝，20 納米以下的工藝節(jié)點(diǎn)需要多個(gè)四重圖案化步驟。從一個(gè)節(jié)點(diǎn)尺寸轉(zhuǎn)移到下一個(gè)節(jié)點(diǎn)尺寸主要是由光刻工具的改進(jìn)驅(qū)動(dòng)的。在升級(jí)光刻工具時(shí)，業(yè)界通常的做法是把當(dāng)前的工具集成到升級(jí)后的工具中，從而能夠降低轉(zhuǎn)換成本。
美光 2D NAND 向 3D NAND 轉(zhuǎn)換成本
而 3D NAND 工藝則以 3D 存儲(chǔ)堆棧所需要的特種工具的沉積和蝕刻為主。光刻技術(shù)并不是 3D NAND 技術(shù)的推動(dòng)力量，因?yàn)樵?3D NAND 工藝中，最多只需要一步雙重圖案化。3D NAND 工藝的重點(diǎn)是蝕刻，每個(gè)晶片的蝕刻時(shí)間高達(dá) 30 分鐘至 60 分鐘。
為了進(jìn)一步比較，研究 2D NAND 和 3D NAND 晶圓廠需要的原始建設(shè)資本是很有必要的。IC Knowledge LLC 發(fā)明了一種半導(dǎo)體行業(yè)中使用最廣泛的成本建模工具。Strategic Cost Model 這個(gè)工具針對(duì) 2D NAND 和 3D NAND 給出了詳細(xì)的設(shè)備需求。在比較晶圓廠建設(shè)成本之前，圖 4 顯示的是基于三星工藝的 2D 到 3D NAND 的轉(zhuǎn)換成本。
從圖 4 可以看出，和美光的圖類似，三星工藝的 2D-3D 轉(zhuǎn)換成本也是其 2D-2D 轉(zhuǎn)換成本的三到五倍。
2D NAND 到 3D NAND 的轉(zhuǎn)換成本
但是，當(dāng)我們根據(jù)模型單純計(jì)算 2D NAND 晶圓廠和 3D NAND 晶圓廠的初始建設(shè)成本時(shí)，得到了截然不同的一個(gè)圖，3D NAND 晶圓廠的建設(shè)成本居然低于 2D NAND 晶圓廠，如圖 5 所示。
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晶圓成本
我們相信，和資本支出成本類似，人們對(duì) 2D NAND 技術(shù)和 3D NAND 技術(shù)的晶圓成本也有很多誤解之處。圖 6 比較了三星生產(chǎn) 2D-16nm 產(chǎn)品的 Line 12 晶圓廠和生產(chǎn) 3D-64 層產(chǎn)品的西安晶圓廠的晶圓成本。
在設(shè)備升級(jí)的情況下，2D NAND 和 3D NAND 的晶圓成本對(duì)比
Line 12 晶圓廠于 2003 年正式服役，經(jīng)過多次升級(jí)，因此大部分設(shè)備都已經(jīng)充分貶值了。而西安晶圓廠于 2014 年正式運(yùn)營(yíng)，設(shè)備還在貶值過程中。如果我們比較 2D NAND 和 3D NAND 的晶圓成本，結(jié)果也會(huì)出乎很多人的意料，如圖 7 所示。
新建工廠的 2D NAND 和 3D NAND 的晶圓成本對(duì)比
位密度
將 NAND 器件的位容量除以硅片尺寸，我們可以計(jì)算出各個(gè)器件以 bits/mm2 為單位的位密度。三星在今年的 AT ISSCC 會(huì)議上發(fā)表了一篇文章，給出了從 64 層 3D 器件到 2D NAND 器件的位密度，下圖為三星給出的值。
從表 1 可以看出，3D NAND 器件的位密度遠(yuǎn)遠(yuǎn)超過了 2D NAND 器件，其中，64 層 3D NAND 產(chǎn)品的位密度超過了 2D-16nm 的三倍之多。
不過，迄今為止，3D NAND 器件的良率還達(dá)不到 2D NAND 器件的水準(zhǔn)，因此，其位數(shù)量還體現(xiàn)不出它真正的位密度優(yōu)勢(shì)。
位成本
為了計(jì)算位成本，我們需要晶圓成本、位密度和良率。如上所述，晶圓成本在很大程度上取決于晶圓廠，而各個(gè)公司的位密度和良率也有所不同。比如，英特爾 - 美光使用了一種 CMOS- 在下的技術(shù)，在存儲(chǔ)器陣列下形成了一些 CMOS 外設(shè)，可以提供比競(jìng)爭(zhēng)對(duì)手更高的位密度，我們認(rèn)為英特爾 - 美光的良率也不錯(cuò)。
英特爾 - 美光在他們位于 Lehi Utah 的 Fab 2 工廠開始了初次 3D NAND 產(chǎn)品的生產(chǎn)，這個(gè)工廠比較老舊，于 2007 年投入運(yùn)營(yíng)。為了應(yīng)對(duì)產(chǎn)量的增加，他們把額外的生產(chǎn)放到了新加坡的 Fab 10N 工廠，這個(gè)晶圓廠于 2011 年投入運(yùn)營(yíng)。另外，我們預(yù)計(jì)英特爾 - 美光將建設(shè)一個(gè)新的工廠 -10X 3D NAND 晶圓廠。英特爾也正在改造其中國晶圓廠 Fab 68，使之可以生產(chǎn) 3D NAND 產(chǎn)品。美光在其 2017 年分析師會(huì)議上給出了圖 8。
從該圖可以看出，美光公司的 32 層 3D 產(chǎn)品比 2D-16nm 產(chǎn)品降低了 30%的位成本，并預(yù)計(jì) 3D-64 層產(chǎn)品將進(jìn)一步降低 30%的成本。 我相信這個(gè)行業(yè)之所以能夠在成本上領(lǐng)先，是由于舊晶圓廠的部分折舊資產(chǎn)、由存儲(chǔ)器陣列下的 CMOS 產(chǎn)生的高位密度以及高良率。
東芝最近表示，其 3D-64 層產(chǎn)品很好，成本會(huì)低于 2D NAND。比美光的表現(xiàn)要差，我認(rèn)為這是由于東芝晶圓廠資源的貶值和良率相對(duì)較低共同造成的。
三星還沒有就成本作出任何公開聲明，但我相信他們的 3D-48 層產(chǎn)品的成本會(huì)低于其 2D 產(chǎn)品，我聽說他們產(chǎn)品的良率不錯(cuò)。
串堆疊
隨著存儲(chǔ)器堆疊層數(shù)的增加，通道孔的長(zhǎng)寬比也在攀升，使得工藝越來越復(fù)雜，升級(jí)越來越慢。在某種程度上，串堆疊是可以期待的。在串堆疊中，一組層被沉積，然后全部處理到存儲(chǔ)器單元中，然后沉積和處理一個(gè)或多個(gè)附加的存儲(chǔ)堆棧。串堆疊增加了掩膜和復(fù)雜性，但是它可以更快更容易地形成通道孔。
大家知道，英特爾 - 美光正在其 64 層產(chǎn)品中使用雙層堆疊陣列，而三星沒有使用堆疊。有推測(cè)稱東芝會(huì)使用串堆疊，但據(jù)我所知這點(diǎn)還沒有得到確認(rèn)。業(yè)界相信，三星至少在其 128 層產(chǎn)品中就會(huì)使用串堆疊技術(shù)。我使用 IC Knowlege 的 Strategic Cost Model，針對(duì) TCAT 工藝同一個(gè)晶圓廠的 96 層雙堆疊和單堆疊方案進(jìn)行了比較，發(fā)現(xiàn)雙堆疊方案成本高出約 14%左右，從這一點(diǎn)上看，三星至少要在 128 層產(chǎn)品中才會(huì)使用串堆疊技術(shù)是合理的。
結(jié)論
隨著 3D NAND 進(jìn)化到了 64 層及以上，所有主要制造商的產(chǎn)品的位成本已經(jīng)低于 2D NAND。現(xiàn)在，3D 產(chǎn)品的位產(chǎn)能正在超過 2D 產(chǎn)品，隨著 3D 產(chǎn)品層數(shù)的進(jìn)一步增加，摩爾定律在未來十年內(nèi)將繼續(xù)有效。
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