什么是FD-SOI，為什么歐洲執(zhí)著于此？

FD-SOI（fully depleted silicon-on-insulator）解決了芯片制造商的漏電問題，但該技術(shù)落后于更傳統(tǒng)的FinFET工藝?，F(xiàn)在，歐盟正寄希望于FD-SOI的新發(fā)展，將其作為通向先進的下一代IC的門票。

作為重建歐盟成為先進IC來源更大努力的一部分，前不久，CEA-Leti、GlobalFoundries、Soitec和STMicroelectronics宣布了一項聯(lián)合計劃，將在四年內(nèi)開始生產(chǎn)新的10nm FD-SOI工藝。該工藝將針對超低功耗應(yīng)用、超高射頻應(yīng)用（如支持5G移動網(wǎng)絡(luò)的應(yīng)用），以及將受益于將低功耗或射頻電路集成到先進數(shù)字SoC上的應(yīng)用。

那么，F(xiàn)D-SOI到底是什么，為什么歐洲現(xiàn)在覺得它很重要呢？為什么這個公告會引起業(yè)界的懷疑，以及這種工藝將面臨怎樣的競爭環(huán)境？這些問題肯定是歐盟工業(yè)規(guī)劃者們所關(guān)心的，也應(yīng)該是可能最終使用這種工藝芯片的系統(tǒng)架構(gòu)師們所關(guān)心的。

縮寫術(shù)語中的歷史

FD-SOI是fully depleted silicon-on-insulator的縮寫，擴展后的名稱可能也不能完全解釋其完整的含義。讓我們從SOI開始，這里面有個故事。

IC工程的一個持續(xù)挑戰(zhàn)是晶體管位于硅晶圓的頂層，電流會從晶體管的通道漏出，進入底層晶圓基底。如果不加以控制，這種泄漏將導(dǎo)致電路運行緩慢，并嚴重增加功耗。工藝工程師們已經(jīng)解決了這個問題，他們在每個晶體管下面建立了一個雜質(zhì)摻雜硅的pocket，稱為well，其設(shè)計目的是阻止大部分泄漏電流。直到2010年代初，這種well隔離技術(shù)已經(jīng)足以解決漏電問題。

但解決這個問題還有第二種方法。1995年，IBM的一個團隊采用了一種方法，該方法不是在晶圓本身的表面制造晶體管，而是在絕緣氧化物層上的一層薄薄的硅片上制造晶體管，因此幾乎完全將晶體管與基底絕緣，稱之為SOI（silicon-on-insulator）。這種方法幾乎消除了從通道到底層襯底的電流泄漏，并幫助解決了許多其他問題。IBM、AMD和其他主要芯片供應(yīng)商使用SOI生產(chǎn)高性能CPU等大量產(chǎn)品。當然，隨著晶體管越來越小，由于各種原因，漏電問題變得越來越嚴重。

兩種解決方案隨著晶體管體積的縮小，另一種泄漏成為一個問題。這種情況來自于柵極（晶體管上的控制終端），柵極越來越不能完全關(guān)閉通過通道的電流。這種漏電情況不僅導(dǎo)致更多的功耗浪費，而且還可能使晶體管永遠無法完全關(guān)閉，使得邏輯1和邏輯0之間的區(qū)別很難被檢測出來。

研究平面工藝的工程師和研究SOI的工程師用兩種截然不同的方式來解決這個問題。包括TSMC和Intel在內(nèi)的主流公司都采用了在晶圓表面物理制造晶體管的方法，實際上是將晶體管的窄邊翻轉(zhuǎn)，使其像鰭一樣位于晶圓表面，這一方法將與隔離well接觸的通道面積最小化，大大減少了泄漏和相關(guān)影響。更重要的是，它允許工程師在三面用柵極材料包圍細長的鰭狀通道，就像一個鞍套在非常薄的馬身上，極大地提高了柵極截斷通道電流的能力。大約在2013年，所謂的FinFET從學(xué)術(shù)理論進入量產(chǎn)。

但是面對柵極越來越無法關(guān)閉通道電流，SOI工藝工程師相信他們有一個比FinFET的機械和工藝復(fù)雜性更優(yōu)雅的解決方案。由于他們的溝道是夾在柵極和底層氧化物之間的薄硅帶，他們可以簡單地使溝道更薄，只在柵極結(jié)構(gòu)和底層氧化物之間留下一層極薄的溝道材料薄膜。在這個有限的空間里，柵極幾乎可以把所有的松散電子都掃出有源溝道區(qū)域，耗盡它的電荷載子，從而使電流幾乎不可能流動。換句話說，柵極可以完全耗盡通道中載子的供應(yīng)：因此，稱為FD-SOI（fully depleted SOI）。

一個不平等的競爭

FD-SOI在2012年左右推出時，似乎對傳統(tǒng)平面CMOS提出了嚴峻的挑戰(zhàn)。當年ST推出的28nm FD-SOI工藝在性能和功率方面的優(yōu)勢可與當代的22nm CMOS相媲美，似乎也滿足了未來FinFET工藝的承諾。但在2013年底，TSMC開始了16nm FinFET工藝的早期生產(chǎn)，關(guān)閉了FD-SOI對大規(guī)模移動應(yīng)用處理器、主流CPU和GPU市場的大門。

發(fā)生了什么事？在技術(shù)問題上，F(xiàn)D-SOI面臨著一些不利因素。它的專用晶圓過去和現(xiàn)在都比傳統(tǒng)的硅晶圓貴。而且因為FD-SOI晶體管與FinFET相比在電氣上有很大不同，芯片設(shè)計師必須為FD-SOI使用不同的仿真模型、電路庫，在某些情況下，他們寧愿使用FinFET的設(shè)計工具。這反過來又限制了FD-SOI對所有重要的芯片IP開發(fā)者的吸引力，這些開發(fā)者為SoC開發(fā)者設(shè)計存儲、邏輯庫和復(fù)雜的功能。

SOI在過去已經(jīng)克服了這些問題，部分原因是得到了IBM的支持，IBM當時是一個主要的IDM和研發(fā)領(lǐng)域的領(lǐng)導(dǎo)者。但這個行業(yè)已經(jīng)發(fā)生了變化。2013年，技術(shù)、制造和客戶支持方面的大鱷是TSMC，而巨型IDM是Intel。兩家公司的路線圖都致力于FinFET。為了贏得設(shè)計上的勝利，F(xiàn)D-SOI不僅要展示出超越成本和風(fēng)險的技術(shù)優(yōu)勢，還要展示出可以延伸至未來幾代的路線圖。FD-SOI供應(yīng)商適時地提供了這樣一份路線圖。

但客戶們不得不問，F(xiàn)D-SOI的領(lǐng)軍企業(yè)（主要是GlobalFoundries和ST）能否從該工藝中獲得足夠的收入，以繼續(xù)TSMC、Intel和Samsung在邁向2nm工藝路線圖時所做的巨額投資。答案很快就來了，而且是赤裸裸的。GlobalFoundries在2015年底宣布在最初的28nm工藝基礎(chǔ)上推出22nm工藝，但在2018年仍在進行產(chǎn)能爬坡。計劃中的14nm制程（跳過整個制程節(jié)點）被取消。

截至2018年，TSMC已有了長達5年的FinFET生產(chǎn)經(jīng)驗，7nm制程已全面投產(chǎn)。贏得先進SoC和處理器業(yè)務(wù)的領(lǐng)先優(yōu)勢太大了，難以克服。FD-SOI繼續(xù)生產(chǎn)，但在超高頻射頻和超低功耗組件領(lǐng)域確立了自己的地位，而在這些應(yīng)用中，先進的FinFET出現(xiàn)了特殊的設(shè)計問題。

與此同時，GlobalFoundries的CEO Tom Caulfield在4月的FD-SOI公告中指出，該計劃是“解決在汽車、IoT和智能移動設(shè)備中需要低功耗、網(wǎng)聯(lián)和安全性的芯片的快速增長”。

這次有什么不同？

所有這些歷史可能會讓人們對新的FD-SOI公告產(chǎn)生審慎的懷疑，尤其是它不僅聲稱針對當前的應(yīng)用，而且還聲稱針對主流的SoC和處理器。在沒有20nm和14nm生產(chǎn)經(jīng)驗的情況下，開發(fā)任何10nm工藝都面臨著巨大的挑戰(zhàn)。其中最重要的是需要引入EUV光刻技術(shù)，這帶來了一系列全新的技術(shù)問題和巨大的成本。更復(fù)雜的是，該工藝是在一種全新的基板上開發(fā)的，與TSMC、Intel和Samsung建立的經(jīng)驗完全不同。加上歐盟項目的四年時間框架，更多的問題出現(xiàn)了。例如，這段時間是否足夠進入先進晶圓加工設(shè)備的訂單隊列，特別是目前積壓著大量訂單的EUV設(shè)備。

如果這些問題能夠得到解決，那么就存在競爭問題。四年后，當GlobalFoundries和ST計劃開始生產(chǎn)他們的10nm FD-SOI時，TSMC的路線圖要求盡早生產(chǎn)其2nm GAA工藝，這是一種超越FinFET的進化，也是將晶體管通道與晶圓完全隔離。當一個10nm制程的挑戰(zhàn)者面對一個2nm制程的在位者時，最可能的結(jié)果似乎是FD-SOI將努力保住它的小眾應(yīng)用，更不用說進入移動和數(shù)據(jù)中心市場了。

FD-SOI的支持者清楚地知道他們面臨的挑戰(zhàn)，他們信心滿滿地向前邁進，指出FD-SOI能夠?qū)?shù)字功能與多種不容易擴展的技術(shù)集成在一起，如模擬、射頻和功率組件。最后，投資者將決定FD-SOI的發(fā)展方向，而客戶將決定是否采用。讓我們拭目以待。