直接測(cè)頻數(shù)字頻率計(jì)Verilog代碼vivado ego1開發(fā)板

名稱：直接測(cè)頻數(shù)字頻率計(jì)Verilog代碼vivado? ego1開發(fā)板

軟件：vivado

語言：Verilog

代碼功能：

直接測(cè)頻數(shù)字頻率計(jì)

1、使用直接測(cè)頻法測(cè)量頻率；

2、測(cè)頻范圍1Hz到99999999Hz；

3、數(shù)碼管顯示頻率。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在ego1開發(fā)板驗(yàn)證，ego1開發(fā)板如下，其他開發(fā)板可以修改管腳適配：

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 引腳約束

6. 資源利用率

7. Testbench

8. 仿真圖

整體仿真圖

閘門信號(hào)產(chǎn)生模塊（鎖存，清零信號(hào)）

測(cè)頻模塊

數(shù)碼管顯示模塊

仿真參數(shù)修改

部分代碼展示:

//頻率計(jì)
module?Frequency_meter(
input?clk,//100MHz
input?Freq_in,//待測(cè)信號(hào)
//高電平點(diǎn)亮，高電平選通
output??[7:0]?dig_led_1,//數(shù)碼管1段選
output??[3:0]?wei_led_1,//數(shù)碼管1位選
output??[7:0]?dig_led_2,//數(shù)碼管2段選
output??[3:0]?wei_led_2//數(shù)碼管2位選
);
wire?door_1s;//1s閘門信號(hào)
wire?lock;//鎖存信號(hào)
wire?clear;//清零信號(hào)
wire?[31:0]?Freq_data;//頻率值
//閘門信號(hào)產(chǎn)生
door?i_door(
.?clk(clk),//100MHz
.?door_1s(door_1s),//1s閘門信號(hào)
.?lock(lock),//鎖存信號(hào)
.?clear(clear)//清零信號(hào)
);
//測(cè)頻模塊
check_Freq?i_check_Freq(
.?clk(clk),//100MHz
.?Freq_in(Freq_in),//待測(cè)信號(hào)
.?door_1s(door_1s),//1s閘門信號(hào)
.?lock(lock),//鎖存信號(hào)
.?clear(clear),//清零信號(hào)
.?Freq_data(Freq_data)//頻率值
);
//數(shù)碼管顯示模塊
display?i_display(
.?clk(clk),//標(biāo)準(zhǔn)時(shí)鐘，100MHz
.?Freq_data(Freq_data),//頻率值
.?dig_led_1(dig_led_1),//數(shù)碼管1段選
.?wei_led_1(wei_led_1),//數(shù)碼管1位選
.?dig_led_2(dig_led_2),//數(shù)碼管2段選
.?wei_led_2(wei_led_2)//數(shù)碼管2位選
);
endmodule

點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=449