Quartus 8位頻率計的設計VHDL代碼實驗箱

名稱：Quartus 8位頻率計的設計VHDL代碼實驗箱

軟件：Quartus

語言：Verilog

代碼功能：

8位頻率計的設計與實現(xiàn)

實驗目的:設計并制作一個8位頻率計

實驗內(nèi)容:根據(jù)頻率的定義和頻率測量的基本原理,測定信號的頻率必須有一個脈寬為秒的輸入信號脈沖計數(shù)允許的信號:1秒計數(shù)結束后,計數(shù)值被鎖入鎖存器,計數(shù)器清0,為下一測頻計數(shù)周期作好準備。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在實驗箱驗證，實驗箱如下，其他實驗箱可以修改管腳適配：

演示視頻：

設計文檔：

1. 工程文件

2. 程序文件

3. 程序運行

管腳分配

RTL圖

4. 程序仿真

4.1 整體仿真圖

4.2 控制模塊仿真圖

4.3 計數(shù)器模塊仿真圖

4.4 鎖存器模塊仿真圖

5.5 顯示模塊仿真圖

部分代碼展示:

LIBRARY?ieee;
???USE?ieee.std_logic_1164.all;
???USE?ieee.std_logic_unsigned.all;
???
--控制模塊
ENTITY?Frq_Ctrl?IS
???PORT?(
??????clk??:?IN?STD_LOGIC;--時鐘1000Hz
??????en???:?OUT?STD_LOGIC;--使能--1S的閘門信號
??????rst??:?OUT?STD_LOGIC;--清零
??????lat??:?OUT?STD_LOGIC--鎖存
???);
END?Frq_Ctrl;
ARCHITECTURE?trans?OF?Frq_Ctrl?IS
???SIGNAL?count?:?integer?:=?0;
???
BEGIN
???--計數(shù)器0~1050
???PROCESS?(clk)
???BEGIN
??????IF?(clk'EVENT?AND?clk?=?'1')?THEN
?????????IF?(count?=?1050)?THEN--為減小仿真時間，計數(shù)值減小1000倍，以下同理
????????????count?<=?0;
?????????ELSE
????????????count?<=?count?+?1;
?????????END?IF;
??????END?IF;
???END?PROCESS;
--使能???
???PROCESS?(clk)
???BEGIN
??????IF?(clk'EVENT?AND?clk?=?'1')?THEN--50_00
?????????IF?(count?<?999)?THEN--1秒的使能信號，在1s內(nèi)計數(shù)脈沖數(shù)就是頻率值
????????????en?<=?'1';
?????????ELSE
????????????en?<=?'0';
?????????END?IF;
??????END?IF;
???END?PROCESS;
???
???--鎖存
???PROCESS?(clk)
???BEGIN
??????IF?(clk'EVENT?AND?clk?=?'1')?THEN--計數(shù)值減小1000倍，以下同理
?????????IF?(count?<?1020?AND?count?>?1010)?THEN
????????????lat?<=?'1';
?????????ELSE
????????????lat?<=?'0';
?????????END?IF;
??????END?IF;
???END?PROCESS;
???
???--清零
???PROCESS?(clk)
???BEGIN
??????IF?(clk'EVENT?AND?clk?=?'1')?THEN--計數(shù)值減小1000倍
?????????IF?(count?<?1040?AND?count?>?1030)?THEN
????????????rst?<=?'1';
?????????ELSE
????????????rst?<=?'0';
?????????END?IF;
??????END?IF;
???END?PROCESS;
???
???
END?trans;

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