EDA仿真

• 講個(gè)SystemVerilog disable語(yǔ)句的坑

  記錄個(gè)使用SystemVerilog disable語(yǔ)句時(shí)遇到的坑，這個(gè)坑有點(diǎn)反直覺(jué)，以至于我當(dāng)時(shí)有點(diǎn)不信，覺(jué)得可能是EDA仿真工具的問(wèn)題。后來(lái)查看了SystemVerilog手冊(cè)和使用不同EDA工具進(jìn)行驗(yàn)證，才慢慢接受了。結(jié)論是：SystemVerilog disable block_name或task時(shí)，會(huì)把hierarchy一致的block_name或task的線(xiàn)程都停掉。

  專(zhuān)芯致志er

  1650

  2024/09/04

  verilog EDA仿真

  
• 模擬電路與開(kāi)源EDA工具簡(jiǎn)介 - Xschem, Netgen, Ngspice, Magic

  本文討論了模擬電路設(shè)計(jì)與開(kāi)源電子設(shè)計(jì)自動(dòng)化（EDA）工具的結(jié)合，強(qiáng)調(diào)了它們?cè)谠O(shè)計(jì)和仿真過(guò)程中的重要作用。模擬電路，如CMOS反相器，是電子學(xué)的基礎(chǔ)，需要精確的布局和驗(yàn)證。像Magic VLSI、Xschem和KLayout這樣的工具為創(chuàng)建和驗(yàn)證這些電路提供了便捷的解決方案。例如，由PMOS和NMOS晶體管組成的CMOS反相器展示了如何使用這些工具來(lái)確保設(shè)計(jì)的準(zhǔn)確性和功能性。這些開(kāi)源工具的集成提升了模擬電路開(kāi)發(fā)的效率和精度。

  陳戎祿

  1.1萬(wàn)

  2024/08/26

  芯片設(shè)計(jì) 開(kāi)源軟件

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