芯耀
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2017 年 3 月，三星和臺積電分別就其半導體制程工藝的現(xiàn)狀和未來發(fā)展情況發(fā)布了幾份非常重要的公告。三星表示，該公司有超過 7 萬個晶圓加工過程都采用了第一代 10nm FinFET 工藝，未來這一數(shù)量還會繼續(xù)增加，同時，三星還公布了未來的即將采用的工藝路線圖。特別是，三星計劃在未來將公布三個工藝，目前為止，我們對于這三個工藝均一無所知。
另一方面，臺積電表示，采用其第一代 10nm 工藝的芯片將會很快實現(xiàn)量產(chǎn)，同時，臺積電也表示，在未來幾年，臺積電將會陸續(xù)推出幾項全新的工藝，這其中就包括將在 2019 年推出的首款 7nm EUV 工藝。
10 nm: 三星還在不斷推進
眾所周知，2016 年 11 月份，三星已經(jīng)開始將 10LPE 制造技術應用到其生產(chǎn)的 SOC 中。這一制造技術與三星之前使用的 14LPP 工藝相比，將能夠縮小 30%的晶片面積，同時能夠降低 40%的功耗或者是提高 27%的性能（以同樣的能耗）。到目前為止，三星已經(jīng)用該技術加工量超過七萬片 wafer，從這一過程中規(guī)可以大概估算出三星的技術（考慮到 10nm 的工藝生產(chǎn)周期為 90 天左右）。
同時，我們應當知道的是，三星目前還沒有推出很多 10nm 工藝的產(chǎn)品：只有三星自己的 Exynos 系列和三星為高通代工的 835 芯片是使用了三星的 10nm 工藝。
除了以上產(chǎn)品之外，三星計劃在 2017 年底量產(chǎn)采用第二代 10nm 工藝的芯片，也就是三星所說的 10LPP 工藝。未來，三星將會在 2018 年底推出采用第三代 10nm 工藝的芯片（10LPU）。去年，三星曾表示，10LPP 工藝比現(xiàn)有的 10LPE 工藝提高了 10%左右的性能，而 10LPU 工藝，具體細節(jié)目前還一無所知。
但是我們可以肯定的是 10LPU 工藝必然在性能，功耗和芯片面積上有所提升，但是具體在哪一方面會有巨大突破，目前還不甚明朗。
隨著這一工藝的出現(xiàn)，三星也將會和 Intel 在 14nm 上推出三代不同的改進工藝一樣，在 10nm 上推出三種不同的改進工藝。
不過值得注意的是，三星在 14nm 上并沒有推出 14LPC 工藝的產(chǎn)品，那么我們可以猜測，在 10nm 上，三星也不會推出對應工藝的產(chǎn)品。
這是否以為著，三星推出的 10LPU 工藝主要針對的是超小型的、超低功耗的應用各種新興應用呢，三星還沒有給出確切的回答。
10nm: TSMC 已經(jīng)準備好了
至于臺積電，其 10nm 工藝（CLN10FF）已經(jīng)有 12 和 15 兩個工廠能夠達到合格要求，其大規(guī)模量產(chǎn)大概時間為 2017 年下半年。預計未來這兩個工廠每季度能夠生產(chǎn)上萬片芯片。臺積電希望能夠不斷增加產(chǎn)能，計劃在今年出貨 40 萬片晶圓。
考慮到 FinFET 技術冗長的生產(chǎn)周期，臺積電想要提高 10nm 工藝的產(chǎn)能來滿足其主要客戶的芯片需求，還需要很長的產(chǎn)能爬坡時間。那么蘋果如果想要使用采用這一工藝的芯片，為其今年九月或者是十月推出新手機進行大量備貨，在前期還是非常困難的。
CLN10FF 技術與 CLN16FF+技術相比到底存在多少優(yōu)勢在臺積電內部已經(jīng)進行過多次討論，該工藝明顯是針對移動設備使用的 SOC 的，而不是為普通的芯片廠商準備的。在相同的功率和復雜性下，該工藝能夠提高 50%的芯片密度。如果采用同一頻率和復雜性，同時降低 40%的功耗，同樣能夠帶來 20%的性能提升。
與三星不同的是，臺積電并不打算在 10nm 工藝上推出多個改進型工藝。臺積電預計在明年直接推出 7nm 工藝。
7nm 對于半導體制造工藝來說是非常重要的里程碑，吸引了很多設計者為之努力。
但是，臺積電的野心明顯不止于此，臺積電未來還打算推出多種專門針對超小型和超低功耗應用的制造工藝。
超越 10nm 的臺積電：7 nm DUV 和 7 nm EUV
如前所述，未來臺積電的 7nm 工藝將會被應用到數(shù)百家公司的數(shù)以千計的不同的應用之中。
不過，臺積電最初的計劃并不是這樣。臺積電最初為 7nm 工藝設計了兩個版本：一種是針對高性能應用的 7nm 工藝，一種是針對移動應用的 7nm 工藝。但是這兩種工藝都需要采用浸沒式光刻技術和 DUV 技術。經(jīng)過多次嘗試之后，臺積電最終決定引入更加先進的制造工藝，將 EUV 技術引入 7nm 工藝中。這一方法可以說是從 GlobalFoundries 的制造工藝中得到的借鑒。
臺積電的第一代 CLN7FF 預計將會與 2017 年第二季度進入試產(chǎn)階段，今年晚些時候可能推出樣片。而大規(guī)模的進行生產(chǎn)則需要等到 2018 年第二季度。所以，我們如果想要在產(chǎn)品中見到采用 7nm 工藝的芯片產(chǎn)品，至少需要等到明年下半年。
與 CLN16FF+相比，CLN7FF 工藝將會使得芯片制造上在相同晶體數(shù)量的情況下，整體的體積縮小 70%；而在相同的芯片復雜性情況下，將能夠降低 60%的功耗或者是增加 30%的頻率。
據(jù)了解，臺積電未來推出的第二代 7nm 工藝(CLN7FF+)，將會引入 EUV 技術，這就要求開發(fā)生必須針對 7nm 工藝重新設計更多的 EUV 生產(chǎn)規(guī)則。改進后的工藝預計可能縮小 10-15~20%左右的晶圓面積，同時能夠提高性能，降低功耗。
此外，與傳統(tǒng)的生產(chǎn)設計工藝相比，使用 DUV 工具進行設計，能夠極大的縮短生產(chǎn)周期。
臺積電第二代 7nm 工藝(CLN7FF+)預計將于 2018 年第二季度進行試產(chǎn)，2019 年下半年能夠量產(chǎn)面市。
事實上，三大代工廠商在 7nm 工藝節(jié)點上都將會是使用 EUV 技術。但是 ASML 和其他 EUV 設備上想要真的將 EUV 技術投入商業(yè)應用，至少還需要兩年的時間。
雖然在某些方面 EUV 可以實現(xiàn)，但是要真的應用還需要等到 2019 年。但是，臺積電和三星都已經(jīng)在討論第二代 EUV 工藝了，從目前的情況來看，代工廠商對于 EUV 廠商的未來的設備進度還是抱有非常大的信心的。
三星 10m 之后：8nm 和 6nm
三星的 7nm 制造技術被認為是該公司首個使用 EUV 光刻量產(chǎn)節(jié)點。據(jù)報道，量產(chǎn)時間會在 2019 年或之后，但是試產(chǎn)會在 2018 年系半年。但是在接下來的幾年，一切會變得更加有趣。因為三星在 Roadmap 上公布了之前很少被提到的 8nm 和 6nm 制程。
三星官方表示，和現(xiàn)有的節(jié)點技術相比，這兩個新技術將會提供更好的擴展性、性能和功耗優(yōu)勢，這就意味著新技術相比三星現(xiàn)在正在使用的 14nm 和 10nm 工藝性能更好是必然的。最重要的是，三星表示，8nm 和 6nm 節(jié)點會分別繼承現(xiàn)有的 10nm 和 7nm 技術的優(yōu)勢。這就意味著 8nm 在一些關鍵層依舊使用 DUV 和多次曝光（三次或者四次，但三星方面并沒有確認是否會用四次），而 6nm 則是三星的第二代 EUV 技術。
現(xiàn)在關于三星 8LPP 制造技術唯一確定的是他們會使用 DUV 制程技術去縮小 die 的尺寸（增加晶體管密度），同時擁有比 10LPP 更好的頻率表現(xiàn)?？紤]到新工藝對前任的技術技術，我們認為 8LPP 會在 2019 年帶來更高性能的 SoC 生產(chǎn)。
由于三星計劃在 2018 年下半年試產(chǎn) 7LPP，但直到 2019 年下半年前，還是沒辦法實現(xiàn)量產(chǎn)。需要提醒一下，三星現(xiàn)在都是在十月份開始其先進工藝的大規(guī)模量產(chǎn)，那么就意味著我們也許會在 2019 年秋天看到 7LPP 的大規(guī)模量產(chǎn)。但是 8LPP 會是三星當年更先進的工藝。三星并沒有提及其 6nm 工藝的時間線，也沒有透露太多關于此技術的信息。但我們可以肯定的是需要使用 ASML 的 EUV 工具（例如 NXE:3350B）去處理更多的圖層，以求獲得更好的 PPA。而據(jù)我們估計，真正的量產(chǎn)時間會在 2020 年之后。
在今年三月，三星只是簡單提了一些他們的 10LPU、8LPP 和 6nm 制程技術，但他們并沒有談及太多技術，甚至連 PPA 的提升目標也沒有講到。增加了兩個 DUV 技術節(jié)點（10LPU 和 8LPP）意味著到 2019 至 2021 年間，EUV 不會是所有應用的最好選擇，這是非常合乎邏輯的。那么問題就回到，我們不知道 DUV 和 EUV 在 EUV 早期應該以一種怎么樣的方式共存。
五月底，三星將會在美國舉辦 FAB 論壇，屆時我們也許會有更多機會去了解三星在 FAB 方面的計劃。但我們如果想得到更多關于這些新技術的細節(jié)，也許還需要多等幾個月。
所以現(xiàn)在我們來討論一下那些沒那么先進的技術吧，每年使用這些技術的產(chǎn)品銷量都會高達數(shù)億顆。
超越 10nm 的臺積電：7 nm DUV 和 7 nm EUV
如前所述，未來臺積電的 7nm 工藝將會被應用到數(shù)百家公司的數(shù)以千計的不同的應用之中。
不過，臺積電最初的計劃并不是這樣。臺積電最初為 7nm 工藝設計了兩個版本：一種是針對高性能應用的 7nm 工藝，一種是針對移動應用的 7nm 工藝。但是這兩種工藝都需要采用浸沒式光刻技術和 DUV 技術。經(jīng)過多次嘗試之后，臺積電最終決定引入更加先進的制造工藝，將 EUV 技術引入 7nm 工藝中。這一方法可以說是從 GlobalFoundries 的制造工藝中得到的借鑒。
臺積電的第一代 CLN7FF 預計將會與 2017 年第二季度進入試產(chǎn)階段，今年晚些時候可能推出樣片。而大規(guī)模的進行生產(chǎn)則需要等到 2018 年第二季度。所以，我們如果想要在產(chǎn)品中見到采用 7nm 工藝的芯片產(chǎn)品，至少需要等到明年下半年。
與 CLN16FF+相比，CLN7FF 工藝將會使得芯片制造上在相同晶體數(shù)量的情況下，整體的體積縮小 70%；而在相同的芯片復雜性情況下，將能夠降低 60%的功耗或者是增加 30%的頻率。
據(jù)了解，臺積電未來推出的第二代 7nm 工藝(CLN7FF+)，將會引入 EUV 技術，這就要求開發(fā)生必須針對 7nm 工藝重新設計更多的 EUV 生產(chǎn)規(guī)則。改進后的工藝預計可能縮小 10-15~20%左右的晶圓面積，同時能夠提高性能，降低功耗。
此外，與傳統(tǒng)的生產(chǎn)設計工藝相比，使用 DUV 工具進行設計，能夠極大的縮短生產(chǎn)周期。
臺積電第二代 7nm 工藝(CLN7FF+)預計將于 2018 年第二季度進行試產(chǎn)，2019 年下半年能夠量產(chǎn)面市。
事實上，三大代工廠商在 7nm 工藝節(jié)點上都將會是使用 EUV 技術。但是 ASML 和其他 EUV 設備上想要真的將 EUV 技術投入商業(yè)應用，至少還需要兩年的時間。
雖然在某些方面 EUV 可以實現(xiàn)，但是要真的應用還需要等到 2019 年。但是，臺積電和三星都已經(jīng)在討論第二代 EUV 工藝了，從目前的情況來看，代工廠商對于 EUV 廠商的未來的設備進度還是抱有非常大的信心的。
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