調(diào)用DDS IP核輸出正弦波Verilog代碼vivado仿真

名稱：調(diào)用DDS IP核輸出正弦波Verilog代碼vivado仿真

軟件：vivado

語(yǔ)言：Verilog

代碼功能：調(diào)用DDS IP核輸出正弦波

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. Testbench

6. 仿真圖

部分代碼展示:

`timescale?1ns?/?1ps
//////////////////////////////////////////////////////////////////////////////////
//?Company:?
//?Engineer:?
//?
//?Create?Date:?2020/07/19?18:03:39
//?Design?Name:?
//?Module?Name:?DDS_top
//?Project?Name:?
//?Target?Devices:?
//?Tool?Versions:?
//?Description:?
//?
//?Dependencies:?
//?
//?Revision:
//?Revision?0.01?-?File?Created
//?Additional?Comments:
//?
//////////////////////////////////////////////////////////////////////////////////
//DDS,1MHz?dds?正弦波
module?DDS_top(
input?clk_in,//100M輸入
output?[9:0]?wave//波形輸出
????);
wire?m_axis_data_tvalid;//IP核輸出使能
wire?[31?:?0]?m_axis_data_tdata;//IP核輸出
wire?[9:0]?m_axis_data_tdata_cosine;//cos波形
wire?[9:0]?m_axis_data_tdata_sine;//sin波形
assign?m_axis_data_tdata_cosine??=?m_axis_data_tdata[9:0];//cos波形
assign?m_axis_data_tdata_sine????=?m_axis_data_tdata[25:16];//sin波形
//DDS輸出頻率=clk*N/2^16
//調(diào)用DDS?IP核
dds_IP?i_dds_IP?(
??.aclk(clk_in),//時(shí)鐘
??.s_axis_config_tvalid(1'b1),??//?頻率控制字輸入使能
??.s_axis_config_tdata(16'd655),????//頻率控制字，16位,頻率控制字655計(jì)算出的頻率為1MHz
??.m_axis_data_tvalid(m_axis_data_tvalid),????//?//IP核輸出使能
??.m_axis_data_tdata(m_axis_data_tdata)??????//?//IP核輸出
);
assign?wave=m_axis_data_tdata_sine;//輸出波形
endmodule

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