3-8譯碼器設(shè)計(jì)Verilog代碼vivado ego1開發(fā)板

名稱：3-8譯碼器設(shè)計(jì)Verilog代碼vivado? ego1開發(fā)板

軟件：vivado

語(yǔ)言：Verilog

代碼功能：

3-8譯碼器設(shè)計(jì)

使用2種方法設(shè)計(jì)3-8譯碼器，譯碼器輸入輸出均為高電平有效。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com。

本代碼已在ego1開發(fā)板驗(yàn)證，ego1開發(fā)板如下，其他開發(fā)板可以修改管腳適配：

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

管腳分配

4. 綜合后原理圖

5. 資源占用

6. Testbench

7. 仿真圖

方法2設(shè)計(jì)文檔.doc

1. 工程文件

2. 程序文件

3. 程序編譯

管腳分配

4. 綜合后原理圖

5. 資源占用

6. Testbench

7. 仿真圖

部分代碼展示:

//3-8譯碼器,輸入輸出均為高有效
module?decoder_38(
input?[2:0]?a,//輸入--SW0~2
input?en,//使能--SW7
output?[7:0]?y//輸出--LED0~7
);
assign?y??=?(a==3'b000?&&?en==1)?8'b00000001:
(a==3'b001?&&?en==1)?8'b00000010:
(a==3'b010?&&?en==1)?8'b00000100:
(a==3'b011?&&?en==1)?8'b00001000:
(a==3'b100?&&?en==1)?8'b00010000:
(a==3'b101?&&?en==1)?8'b00100000:
(a==3'b110?&&?en==1)?8'b01000000:
(a==3'b111?&&?en==1)?8'b10000000:
8'b00000000;//en=0時(shí)，輸出00000000
endmodule

點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=464